摘要：集成电路老化效应会导致组合电路关键路径时延增加,不满足电路时序约束条件,从而引起时序错误,使得电路功能失效.为此,提出一种基于预采样的时序错误检测与自恢复方法,并设计了一个检测与纠错结构.首先利用系统本身时钟在时钟有效沿前后构建一个预采样区间和一个检测区间;然后在预采样区间内提前捕获输入信号;最后在检测区间内进行时序错误检测,如果检测电路发出报警信号,电路将会进行自纠错.仿真结果表明,相比于其他的检测结构,该结构在检测速度上平均提高了3.6倍;同时不需要调整时序,电路就可以实现自纠错与自恢复,且不会降低电路的工作性能.

摘要：为了延长抗辐照静态随机存储器双向互锁存储单元(DICE)电路的使用时限,得到偏置温度不稳定性效应(BTI)老化效应对DICE单元性能的具体影响,提出抗老化设计方案.通过SPICE仿真实验,分析DICE单元的老化特性,发现因老化加重的读干扰和半选择干扰是影响DICE结构的SRAM单元稳定性和寿命的主要原因.针对DICE单元抗辐照结构的特性,提出新的DICE单元读写端口结构.通过在组成读写端口的4个晶体管之间加入额外的控制晶体管,阻断了DICE单元存储节点相连的路径,消除了读干扰和半选择干扰的影响,避免了单元的读故障和半选择故障的出现.改进后的DICE单元在读状态和半选择状态时的抗辐照能力与改进前相比得到了提升.通过仿真实验,验证了改进后DICE单元的功能正确性和抗老化有效性,直接减少了DICE单元经过108 s老化后22.6%的读失效率.

摘要：随着集成电路制造工艺进入到纳米时代,日益严重的电路老化给多处理器片上系统(MPSo C)可靠度带来严峻挑战.针对在性能异构MPSo C中,已有的可靠度优化方法没有考虑处理器之间的可靠度差异的问题,提出一种减小处理器可靠度差异的任务调度算法.该算法结合电迁移效应下单个处理器的平均无故障时间模型分析了制约单个处理器可靠度的因素,得出性能异构MPSo C中处理器可靠度差异模型;基于此差异模型,提出一种交叉分配任务调度算法——cross,减小了处理器间可靠度差异,达到整体优化可靠度的目的.实验结果表明,与已有的均衡受压任务调度算法相比,cross任务调度算法下异构MPSo C中处理器的平均无故障时间变异系数降低了3.71%.

摘要：片上网络中路由器发生故障势必会影响整个网络的性能,过大的容错开销也会给网络带来很大的负担.对此,本文提出了一种故障通道隔离的低开销容错路由器架构,该路由器通过减少不必要的交叉开关及合理优化各个端口VC的数目来减小路由器整体开销,同时增加一个冗余通道来达到对路由器容错的目的.当路由器中某个通道发生故障时,通道隔离检测方法使路由器能够在检测故障类型的同时进行数据传输,带回收指针的重传buffer将会进一步减少整个容错结构的开销.实验结果表明在无故障情况下本文设计的路由器较传统路由器平均延时降低45%左右,最大吞吐率提高28%左右,面积开销仅仅增加了18.24%.在故障存在的情况下,本文方案也显现出很大的优越性,能够达到很好的容错效果.

摘要：针对现有选取方法直接以输入向量控制(IVC)产生电路最小时延为目标,不能有效地发挥门替换(GR)技术优势的问题,提出一种输入控制向量选取方法,用于协同IVC和GR技术缓解电路负偏置温度不稳定性(NBTI)老化的方案.首先以IVC可控制关键门输入引脚为逻辑1的数量最大为目标,从备选向量集中选取最优输入控制向量,用于电路的输入控制;然后对不能通过最优输入控制向量控制为逻辑1的关键门输入引脚,分析其GR可防护性,对GR可防护的输入引脚的驱动门实施门替换.实验结果表明,与现有选取方法相比,文中方案可平均提高电路时延退化改善率7.56%,相对提升达到32.64%,同时,需要付出的附加面积开销和附加固有时延开销还略有降低.

摘要：随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联C单元构成时间冗余;最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态;版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%;且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.

摘要：集成电路的不断发展使得片上系统遇到了不可逾越的瓶颈问题,片上网络因其具有良好的可扩展性、较高的通信效率和可靠性等优势成为了一种新型的互连架构,被研究者们广泛研究.路由器是片上网络中的关键部件,主要负责数据包的存储转发,影响着网络的整体性能,故对路由器的容错设计显得尤为重要.而路由器中缓冲区所占的面积较大,且常见的缓冲区容错方案都可能会产生头阻塞问题,因此需要设计一种容错路由器架构,既可以解决头阻塞问题,又能实现缓冲区容错.该文提出一种相邻虚通道循环共享的VOQ容错路由器设计,可以有效地容忍虚通道故障,在网络拥塞时能最大程度的保证缓冲区的利用率,且在路由器内部虚通道均故障时依旧可以保证整个网络的连通性.在基准VOQ路由器的基础上,该文通过增加多个多路选择器和数据分配器来实现相邻虚通道的共享,增加旁路总线来保证即使输入端口内部虚通道均故障,路由器依旧可用.当数据包所要发往的虚通道故障或者拥塞时,通过借用相邻虚通道或旁路来实现数据包的存储转发,达到了容错的目的,提升网络性能.同时,该文设计了一种基于双向队列的FIFO控制器,通过两套读写指针实现对借用虚通道数据包和非借用虚通道数据包的读写操作.双向队列的设计,保证了数据包在输出时依旧持有VOQ特性,这是绝大多数的缓冲区容错方案所没有的.实验结果表明,在无故障发生时,该文方案较VOQ路由器和multiple VOQ路由器而言平均延时有所降低,吞吐率有所提高;在故障发生时,该文方案的相邻VC因为可以借用,故较VOQ路由器和multiple VOQ路由器,平均延时分别降低了32.3%和23.3%,吞吐率也有所提高.该文方案没有增加额外的FIFO开销,硬件开销上因为双向队列和BIST检测模块的设计较参考文献方案有所增加,但是相对于其达到的性能而言,这种硬件开销的略微增加是可以接受的.在网络出现虚通道故障或拥塞时,该文方案的设计维持了VOQ特性不变,保证了整个网络的连通性,达到了较高的可靠性,系统整体性能较优.

摘要：针对因路由器内部输入缓存和交叉开关故障引起的可靠性及网络拥塞问题, 提出-种故障感知的RVOQ 容错架构设计方案. 首先在输入端口处增加冗余虚通道进行输入缓存故障的容错设计, 通过故障信息的反馈和仲裁算法使得数据选择有效的路径进行传输; 然后修改交叉开关的架构, 增加多路选择开关和相应控制模块, 输入数据优先考虑本地数据链路, 故障情况下选择冗余路径进行数据传输. 实验结果表明, 在故障数为3 时, 该方案比已有方法的时延降低了11%-53.1%; 在网络出现多个故障、面临网络重负载时, 仍然能够保证系统的高可靠性以及传输性能.

摘要：测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折叠计数器,采用固定的初始翻转控制向量(flip control vector,FCV),建立折叠距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折叠距离(folding distance,FD)的译码输出,控制折叠距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行"异或"运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折叠计数器可以实现n位种子对应的n+1个状态向量的选择生成,显著降低BIST确定性测试生成时间,而硬件开销与现有的并行折叠计数器相当.

摘要：工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过对节点输出逻辑进行翻转来模拟故障注入,并搜索考虑扇出重汇聚的敏化路径;再基于单粒子瞬态(SET)脉冲在产生过程中展宽的解析模型对初始SET脉冲进行展宽,使用NBTI模型计算PMOS晶体管阈值电压增量并映射到PTM模型卡;最后使用考虑老化的HSPICE工具测量SET脉冲在门单元中传播时的展宽,并将传播到锁存器的SET脉冲进行软错误率计算.在考虑10年NBTI效应的影响下,与不考虑NBTI效应的软错误率评估方法相比的实验结果表明,该方法能够平均提高15%的软错误率计算准确度.