摘要：三维片上网络通过硅通孔(Through Silicon Via,TSV)将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构.然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题.为保证通信效率,对三维片上网络关键通信部件进行容错设计必不可少.本文针对三维片上网络关键通信部件——路由器和TSV的故障和容错相关问题,从容错必要性、国内外研究现状、未来的研究方向和关键问题、以及拟提出的相关解决方案四个方面,展开深入探讨.为提高片上网络可靠性、保证系统高效通信提供一体化的解决方案.

摘要：硅通孔(TSV)的电阻开路故障和泄漏故障会降低三维集成电路的良率和可靠性,为在制造流中尽早排除故障TSV,提出一种基于环形振荡器的绑定前TSV测试方法.首先将环形振荡器的TSV接收器分为一般反相器和施密特触发器,并比较这2种环形振荡器的测试分辨率;然后把施密特触发器作为TSV接收器引入绑定前TSV测试;为防止误测或误诊断,采用多个低电压测试TSV.基于45 nm PTM CMOS工艺的HSPICE模拟结果表明,与现有同类方法相比,该方法具有更高的测试分辨率,且能测试大电容TSV和同时存在电阻开路故障和泄漏故障的TSV.

摘要：针对片上网络(No C)中,多条数据流传输导致No C负载分布不均衡问题,提出监测机制的全局负载均衡路由电路。该电路对No C所有路由节点通信量监测统计,基于该全局监测结果,为目标流分配一条负载较小的路径,确保整个No C实现负载均衡。实验结果表明,相较于原有的No C,负载均衡No C虽增加了24个周期的处理延迟,但总延迟最多降低30.9%,其负载量均方差最多减少28.8%,且面积开销在可接受范围之内。该方法能有效监测统计No C中所有路由节点的负载量,选择负载量较小的通信节点来传输目标流,均衡整个No C各路由节点负载,提升No C性能。

摘要：硅通孔TSV发生开路故障和泄漏故障会降低三维集成电路的可靠性和良率,因此对绑定前的TSV测试尤为重要。现有CAF-WAS测试方法对泄漏故障的测试优于其他方法(环形振荡器等),缺点是该方法不能测试开路故障。伪泄漏路径思想的提出,解决了现有CAF-WAS方法不能对开路故障进行测试的问题。另外,重新设计了等待时间产生电路,降低了测试时间开销。HSPICE仿真结果显示,该方法能准确预测开路和泄漏故障的范围,测试时间开销仅为现有同类方法的25%。

摘要：为了在集成电路的设计阶段进行软错误率的有效评估,建立了一种精确的单粒子瞬态故障概率模型与脉冲屏蔽模型,并提出一种基于故障概率的组合电路软错误率评估方法。通过门级仿真可得各个组合逻辑门单元信号概率,将信号概率反转以模拟故障注入,并使用提出的数据通路检索算法可得故障门到锁存器的数据通路。在数据通路上使用不同宽度的正负脉冲模拟不同能量的粒子撞击,并使用提出的单粒子瞬态脉冲屏蔽模型计算可得电路总体错误概率,最后使用提出的基于故障概率的软错误率评估方法计算可得电路总体软错误率。通过对ISCAS’89电路进行实验并与基于向量传播的方法比较,等效精度平均提高近200倍的软错误率评估速度。

摘要：在复用片上网络（No C）架构作为测试访问机制对No C内嵌核进行测试时,如果有多个I/O接口并行测试就容易发生资源的冲突.为了解决多区域并行测试的资源冲突问题,提出一种无链路冲突的测试调度方法.首先使用分区算法将网络划分多个区域,然后使用链路分配算法对节点建立路径树来查找可连通路径,最后全局考虑各个区域的连通路径来分配链路使所有区域都连通,从而避免资源冲突、减少测试时间、保证测试可靠性.实验结果表明,相对于基准对象,该方法可减少测试时间14.13%～52.62%,比已有算法的测试时间最多减少了16.42%,是一种较优的无冲突测试调度方法.

摘要：本文提出一种基于对数似然比的预判机制,根据每层对数似然比符号直接判决分裂成"1"或者"0"和固定比特层直接分裂成已知比特,旨在减少路径分裂以及通过直接继承上一层路径度量值的方式,移除冗余的路径度量值计算.基于该机制,我们设计码长N=1 024,码率R=0.5,列表宽度L=2的VLSI硬件架构.实验结果表明,其工作频率在384 MHz下,能达到约160 Mbps的吞吐率,延迟降低约51%.

摘要：随着集成电路工艺尺寸的不断降低,CMOS电路越来越容易受到单粒子效应的影响并产生软错误.为了降低电路软错误率,提出一种高可靠的容软错误锁存器.该锁存器采用分离反相器P、N管栅极的方法构建内部冗余存储节点使其对SEU完全免疫,并且进行了滤波设计使其可以屏蔽***的仿真结果表明,与其他加固结构相比,该锁存器在综合考虑容错性能和开销时有明显的优势,而且受到工艺偏差和温度的影响较小.

摘要：为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。

摘要：无线路由器作为无线片上网络中无线通信的关键部件,若出现拥塞将会严重影响网络性能。基于此,提出一种协同拥塞控制的路由器(C^3WR)设计方案。该设计针对无线接口接收端缓冲区拥塞,首先通过无线输入端口与本地其他输入端口缓冲区级联的方式,为拥塞的数据提供多路径传输,其次提出WCC算法分流数据包缓解无线接收端拥塞。针对无线接口发送端缓冲区拥塞,采用动态路由策略,降低对拥塞无线路由器的流量注入率。实验结果表明,相较于对比对象,C^3WR路由器吞吐率最多增加33.80%,网络延时最多降低33.17%,面积功耗开销可接受。该方案以协同拥塞控制的方式均衡网络流量分布,保证了系统的性能又充分利用了可用资源。