摘要：基于基片集成波导技术和印刷电路板工艺设计、CST软件模拟,实现了一种四缝隙和五缝隙基片集成波导缝隙式滤波器。仿真结果和实验结果吻合良好。滤波器的中心频率分别为15.85GHz和34GHz,相对3dB带宽为11.9%和12.9%,插损分别为1.4dB和2.9dB,且具有良好的选择性。与传统的基片集成波导谐振腔式滤波器相比,这种滤波器可以提供更宽的阻带且便于后期调试。

摘要：采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围。该设计完成了RTL级建模、仿真、综合及布局布线等整个流程。仿真结果表明,该TDC电路工作正常,在1.8 V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255μm×265μm。

摘要：基于SMIC 0.18μm CMOS工艺,设计了一种适用于数模或模数转换等模数混合电路的低温度系数、高电源抑制比的带隙基准电压源。针对传统带隙基准源工作电压的限制,设计采用电流模结构使之可工作于低电源电压,且输出基准电压可调;采用共源共栅结构(cascode)作电流源,提高电路的电源抑制比(PSRR);采用了具有高增益高输出摆幅的常见的两级运放。Cadence仿真结果表明:在1.8 V电源电压下,输出基准电压约为534 mV,温度在-25～100℃范围内变化时,温度系数为4.8 ppm/℃,低频电源抑制比为-84 dB,在1.6～2.0 V电源电压变化范围内,电压调整率为0.15 mV/V。

摘要：采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFIDΣ-Δ模数转换器的数字抽取滤波器,并完成其前后仿真、逻辑综合、布局布线及版图实现等全流程.该滤波器主要实现滤波和降采样功能,由梳状滤波器、补偿滤波器和半带滤波器级联组成.合理选择各级滤波器的结构、阶数并采用规范符号编码(CSD)对其系数进行优化.仿真结果表明:采样频率为64MHz,过采样率为32的二阶Σ-Δ调制器的输出1位码流经过该滤波器滤波后,信噪比达到53.8dB;在1.8V工作电压下,功耗约为15mW.版图尺寸0.45mm×0.45mm,能够满足RFID中模数转换器的要求.

摘要：采用0.18μm CMOS工艺,设计了一种基于微带传输线的旋转行波压控振荡器（RTWO）。采用λ/4差分传输线代替传统交叉耦合反相器对的PMOS负载管;通过电磁场建模并优化,获得了高Q值的谐振腔模型,提高了RTWO电路的振荡频率;解决了RTWO电路旋转波形不确定的问题,电路能逆时针起振旋转。该旋转行波压控振荡器的电路版图尺寸为980μm×1 150μm。在1.2V电源电压下,电路输出波形相邻相位差为45°,功耗为24mW。振荡频率调谐范围为14.06～14.73GHz,压控电路振荡于14.5GHz时,其相位噪声为-95dBc/Hz@1 MHz。

摘要：基于SMIC 0.18μm CMOS工艺,设计了一种应用于超高频(UHF)射频识别(RFID)系统零中频接收机的混频器。在对传统吉尔伯特混频器的噪声指标进行深刻分析的基础上,采用动态电流注入技术,设计出了一种低噪声、高线性度的混频器。动态注入电路有选择地向跨导级注入适当电流,大大抑制了开关管中的闪烁噪声,从而提高了混频器的整体噪声性能,同时又不影响混频器的线性度。在1.8 V电源电压下,仿真显示,该混频器取得11.3dB的噪声系数、-5.58 dBm的输入1 dB压缩点、26.04 dB的转换增益。芯片仅消耗7.2 mW功耗,占用404μm*506μm芯片面积。

摘要：采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。

摘要：采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.

摘要：采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5Gb/s伪随机数据时,电路在1.8μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71ps和17.89ps,可以满足短距离I/O接口通信的需求。

摘要：采用标准0.18μm CMOS工艺,设计了一种应用于超高频射频识别(UHF RFID)发射机的高精度可编程增益放大器(PGA).该PGA由增益细调级和增益粗调级级联形成.增益细调级采用闭环电阻反馈技术,实现了增益的精确控制,并提高了线性度.增益粗调级采用开环源极负反馈技术,实现了增益的粗略控制,并降低了功耗.仿真结果表明,在1.8V工作电压下,整个可编程增益放大器的功耗为2.69mW,增益动态范围为-12~24dB,步长为1dB,增益误差<0.02dB;-12dB增益下输入1dB压缩点为-5.54dBm.