摘要：针对传统级联型ΔΣ调制器中运算放大器(OTA)增益要求过高和功耗过大的问题,提出了一种用反相器实现积分的级间反馈级联型低压低功耗调制器。该调制器采用带有级间反馈的级联型结构,从系统上消除了传统级联结构中传递函数失配的风险,大大降低了模拟积分器的设计要求,不再需要高电源电压、高增益的OTA实现积分来保证传递函数的精确性。此外,采用低增益、低功耗的C类反相器实现积分功能,节约了芯片功耗和面积,用0.5μm互补型金属氧化物半导体(CMOS)工艺设计了一个两级级联的四阶ΔΣ调制器,仿真结果表明,所设计的调制器版图核心面积仅为858μm×525μm,调制器可工作在低至1.4V的电源电压下,在信号带宽为3.9kHz、过采样率为128的情况下,信噪失真比(SNDR)最大为99.8dB,平均电流消耗仅为58.6μA。该调制器适用于低频信号的高精度处理,具有低压低功耗优势。

摘要：ΔΣ调制器作为数字转换器中重要的类型,以其较高精度及对CMOS工艺演进的更强适应性得到广泛应用。阐述了ΔΣ调制器中连续型的ΔΣ调制器的主要设计要点,介绍了国内外在连续型ΔΣ调制器上的研究现状,并对相应设计方法进行分类总结。分析了连续ΔΣ调制器的工作原理、系统结构、电路误差及模型,对其发展趋势以及面临的挑战进行了总结。结果说明合理地利用新工艺及新型积分器可以有效提高连续型ΔΣ调制器的带宽及能效。

摘要：本论文提出了一种双模可配置Delta-Sigma(ΔΣ)调制器,该调制器可配置为两种结构:适用于低频高精度应用的3阶4比特量化的结构和适用于高频低精度应用的2阶4比特量化的结构.调制器在两种模式下复用了包括开关和电容在内的绝大部分电路模块,并采用了一种高效的运算放大器(OTA)结构和带有输入失调校准技术(IOS)的比较器结构,此外还引入了动态元件匹配(DEM)电路来减小电容失配的影响.本设计使用的是0.18μm的CMOS工艺,调制器在两种模式下分别可以达到77.1dB和108.9dB的峰值信号谐波失真比(SNDR),对应的输入信号带宽分别为1.25 MHz和39kHz,芯片的整体功耗为12mW.

摘要：提出了一种针对小数频率综合器的自抖动和时钟优化方法,该方法可以降低ΔΣ小数N分频锁相环(Phase Locked Loop,PLL)分数杂散,降低其带内相位噪声。小数ΔΣ调制器是一种有限状态机,其输出信号具有不可避免的周期性。因此,需要添加抖动序列以破坏周期性循环。设计了一种自抖动方法,该方法不需要通过外部电路来生成抖动。为了减少PLL的非线性对量化噪声的频谱搬移,利用高频时钟同步技术改善PFD量化效果。整个ΔΣ小数N分频PLL均采用了SMIC 0.18μm的CMOS工艺设计。仿真结果显示,设计的频率综合器覆盖了1.5~2.1 GHz的调节范围,在100 kHz偏移下的相位噪声小于-95 dBc/Hz,在1 MHz偏移下的噪声小于-110 dBc/Hz。在1.8 V的电源电压下,功耗仅为14.4 mW。

摘要：基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10^(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.

摘要：扩频时钟是一种减少数字芯片电磁干扰的有效方法.它采用预设好的调制波形,在一定频率范围内对时钟信号进行频率调制.通过小数分频频率综合器和3阶ΔΣ调制器实现了一款10GHz扩频时钟发生器.通过改变多模分频器的分频比来实现扩频的功能.此扩频时钟发生器包括一个传统的锁相环,一个数字3阶MASH 1-1-1ΔΣ调制器和一个波形产生器.扩频时钟发生器产生下扩频5 000×10^(-6)的中心频率为10GHz的信号,调制波形为三角波,调制频率为30.525kHz.本设计已经采用55nm CMOS工艺流片,在1.2V电源电压下的总功耗为20mW.峰值降落为29.3dB,1 MHz频偏处的相位噪声为-110dBc/Hz.

摘要：提出了一种使用门控环形振荡器及级间增益误差校正技术的1-1MASH结构ΔΣ型TDC.该TDC使用两个GRO-TDC级联,实现二阶噪声整形.采用基于电荷泵的大增益时间放大器进行级间放大,进一步降低了TDC的量化噪声.使用一种级间增益校准技术校正时间放大器增益误差与两级GRO的频率失配.该TDC在SMIC 40nm 1P8M CMOS工艺下设计和仿真,实现了宽带宽、高精度(低带内积分噪声)、大动态范围.

摘要：ADC是信号处理系统的核心敏感器件,其测量精度直接影响信号系统的准确性。ΔΣADC相较传统的奈奎斯特ADC,通过噪声整形及过采样技术可以有效地获取极高的分辨精度。对于大部分测量类传感器应用,其信号频带接近于DC,所以低阶高过采样率调制器是最适用的一种解决方案。本文基于一款二阶ΔΣ调制器(MOD2)的设计,从系统建模到电路设计再到最终的流片测试均给出了详细数据。

摘要：随着无线通信技术的高速发展,载波频段的不断升高,对收发芯片中频率综合器的噪声性能提出了较高的要求。针对通信收发系统中频率综合器的设计,提出了一些低噪声的设计技术,电源电压1.2 V,采用SMIC 0.13μm CMOS工艺。主要对频率综合器主要组成模块鉴相器、电荷泵、LC型压控振荡器以及ΔΣ调制器的噪声性能进行了分析和优化,在此基础上提出了优化相位噪声的方案,并展示了关键模块的仿真结果和整体电路相位噪声的测试情况。结果显示其噪声性能达到了国内较高水平。