摘要：∑-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即∑-δ调制器的结构寄生。介绍了∑-δ调制器MASH模型的结构寄生,详细推导了1阶、2阶和3阶MASH模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能∑-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。

摘要：为了提高∑-δ调制器中运算放大器(运放)的增益,提出了一种应用于∑-δ调制器的高增益运放设计方案。所设计的运放使用增益提升型结构,主要包含两个辅助放大器和一个主放大器,这3个放大器皆为折叠共源共栅结构。采用在辅助放大器和主放大器的输出极点之间添加补偿电容的方法,以补偿总运放的频率特性,使其能够稳定工作。仿真结果表明,该放大器的增益为120.6 dB,相位裕度为62.3°,电源抑制比为185.9 dB,共模抑制比为179.1 dB。与其他高增益设计方法相比,所提设计方案可以有效地提升运放的增益。

摘要：在简要介绍高阶1位量化Σ-ΔA/D转换器基本原理的基础上,分析了Σ-Δ调制器的噪声特性;介绍了传统线性模型下的噪声传递函数的设计方法。同时,结合实际高阶模拟Σ-Δ调制器的开关电容实现电路,重点对影响调制器性能的非理想因素进行了详细分析,并采用程序建模仿真的方法指导电路设计。与传统设计方法的结果对比表明,文中的方法可以为电路设计提供更加可靠的依据。

摘要：本文论述了带通式Σ -Δ调制器的双线性变换设计方法 ,通过线性化的插入式网络分析技术 ,将带通式Σ -Δ调制器的设计问题转化为了IIR带阻数字滤波器的设计问题。文章给出了该方法的原理和设计步骤 ,并对一位Σ -Δ代码的产生和检验方法以及调制器的稳定性问题进行了说明和讨论 ,最后给出了利用Matlab的计算机仿真结果 ,结果表明 ,该方法简单可靠 ,便于计算机仿真和检验 ,可大大加快带通Σ

摘要：介绍了一种适用于数字音频应用的16位8 kHzΣ-Δ调制器,该电路采用单环三阶、单比特量化形式;为适应较低电压,采用带密勒补偿的两级运放。仿真结果显示,调制器在128倍过采样率时,带内信号信噪比可达到102.6。该电路采用UMC 0.18μm混合信号工艺实现,工作电压为1.8 V,芯片版图面积为1.3 mm×1.3 mm。

摘要：在SMIC 0.18μm CMOS工艺条件下,设计了一个可应用于无线通讯和视频领域的高带宽低功耗Σ-Δ调制器。该调制器采用连续时间环路滤波器,较之传统的开关电容滤波器,连续时间滤波器可大大降低功耗。其中,积分器补偿可减小运放有限单位增益带宽的影响。换句话说,在同等速度下也可以减小功耗。另外,加法器和量化器是通过跨导单元和梯形电阻结合在一起的,能在很高的频率下很好地工作。在采样时钟为200 MHz和过采样率为20的条件下,该调制器采用单环3阶4位量化结构。Hspice仿真验证表明,调制器达到5 MHz的信号带宽和75 dB的动态范围;在1.8 V电源电压下,其总功耗为20 mW。

摘要：为了抑制小数分频锁相环产生的量化噪声,提高锁相环的性能,设计并实现了一种基于FPGA的MASH1-1-1结构∑-δ调制器。根据小数分频锁相环的原理,分析了量化噪声产生的原因,详细介绍了在小数频率合成器中应用∑-δ调制器进行噪声整形的基本原理及在FPGA中的实现方法。仿真结果表明,经过MASH1-1-1三阶∑-δ调制器整形后的量化噪声大部分被推到频率高端,只有小部分噪声能量还留在环路带宽内,有效地提高了锁相环的性能。

摘要：为实现微机械陀螺表头信号的高精度采集,采用基于过采样原理的∑-Δ模数转换器(ADC)作为模数信号转换单元是一种新的选择。为此设计了一种二阶带通连续时间的∑-ΔADC,该∑-ΔADC由二阶带通连续时间∑-δ调制器和数字抽取滤波器组成。其中数字抽取滤波器通过两级抽取滤波实现,第一级是梳状滤波器(CIC),第二级是有限冲击响应(FIR)补偿滤波器。通过Matlab/Simulink建模仿真和电路实验验证了所设计的∑-ΔADC能对简化的微机械陀螺表头信号进行有效采集,仿真得到带内信噪比约为104dB;经电路实验测得带内信噪比约为87dB。

摘要：设计一种数字抽取滤波器,用于∑-Δ微加速度计的研究。分析了抽取滤波器的实现结构;基于Matlab平台,利用Simulink的过滤器分析工具包(FDATool),详细介绍了级联积分器梳状(CIC)滤波器和半带滤波器的设计过程,并给出它们相应的结构图;对滤波器的性能进行了仿真和分析。结果表明:抽取滤波器实现了256倍抽取,分辨率达到了20 bit,该滤波器能正确再现输入加速度信号。

摘要：介绍了一种带宽150 kHz、16 bit的∑-Δ模数转换器中的降采样低通滤波器的设计和实现。系统采用Sharpened CIC(cascaded integrator-comb)和ISOP(interpolated second-order polynomials)频率补偿技术对通带的下降进行补偿,最后级联三个半带滤波器输出。芯片采用SMIC 0.18μmCMOS工艺实现,系统仿真和芯片测试结果表明,性能满足设计指标要求。与传统音频领域的∑-ΔADC应用相比,该设计在很大程度上拓展了处理带宽,提高了处理精度,并且便于集成在SOC芯片中,主要应用于医疗仪器、移动通信、过程控制和PDA(personal digital assistants)等领域。