摘要：研究符合IEEE802.3ae标准的万兆以太网10GBASE-X和10GBASE-R物理层技术,采用商用FPGA实现了万兆以太网16比特接口(XSBI)和10GE连接单元接口(XAUI)的相互转换。该转换芯片实现了物理编码子层(PCS)、物理介质连接子层(PMA)的全部功能。采用商用评估板进行测试,在接收端恢复出万兆以太网帧结构数据,逻辑功能正确。

摘要：ZYNQ-Ultrascale+型器件是Xilinx公司推出的MPSoC(Multi-Processor System on Chip)架构器件,上面集成了多核Cortex-A53处理器以及Ultrscale系列的FPGA(Field-Programmable Gate Array)。对如今越来越复杂的网络环境以及越来越庞大的网络数据吞吐的管理问题进行了研究,采用了ZYNQ-Ultrascale+型器件作为核心处理器,提出了一种万兆以太网流信息统计架构。通过对以太网链路的数据包进行卸载,组合成流信息进行统计分析,将统计结果传输至主机,能够完成对万兆以太网的管理。将所述的架构应用于实际的万兆以太网监控系统中,支持TCP、UDP、ICMP、ARP等协议的统计,统计延时小于5μs,最高可支持3.2k条流数量。

摘要：给出了一个适用于万兆以太网IEEE80 2 3ae 10GBASE -X的高线性度全集成单片环形压控振荡器电路。该压控振荡器采用TSMC 0 18μmCMOS混合信号工艺设计制造 ,由四级差分延时单元和输出驱动电路组成 ,芯片总面积为 0 3× 0 4mm2 。芯片采用 1 8V单电源供电 ,测得带直接耦合差分 5 0Ω负载时的总功耗为 78mW ,单端输出功率为 10 2dBm ,振荡频率在 2 8～ 4 0GHz有非常好的压控线性度 ,在振荡器中心频率为 3 12 5GHz时的单边带相位噪声为 - 96dBc/Hz@10MHz。

摘要：介绍了IEEE 802.3ae标准中万兆以太网物理层及媒质接入控制子层的相关协议。以10GBASE-R应用物理环境为例,阐述了万兆以太网接口各个单元模块的功能和设计实现方法。FPGA仿真结果表明,该万兆以太网接口可以实现以太网之间的万兆接入,对以太网的应用空间和性能提升有着重大的意义。

摘要：一种用于万兆以太网在线安全处理器中的高速数据帧收发器的结构设计.采用基于中断的共享式缓存加分布式缓存的二级缓冲收发机制,实现对万兆以太网数据帧的高效在线收发.通过改进一种调度算法的硬件实现,完成对可变长度数据包的高效调度.利用系统级建模语言systemC对设计进行建模,通过仿真优化分布式缓存FIFO的数量实现丢包率为0.将设计应用到一款万兆在线网络安全处理器中,实验结果表明,时钟频率250 MHz下的数据吞吐率达到10.06Gb/s,丢包率为0,验证了设计性能.通过配置模块中分布式缓存的数量,设计可以应用于下一代40/100Gb/s网络安全处理器中满足更高速信息安全的需求.

摘要：本文设计了基于FPGA的万兆以太网链路传输系统.对现有七层OSI模型进行简化,设计了五层网络传输模型,并深入研究了传输层、网络层和数据链路层.实现了完备的UDP/IP协议、ARP协议和万兆数据链路层MAC控制器,UDP/IP协议实现了数据的封装与解封,ARP协议解决了IP地址与MAC地址映射的问题,方便大规模的系统级联.使用重复的CRC校验单元,实现了CRC校验零延迟,加快了数据的传输过程.基于Xilinx的Kintex UltraScale器件进行了系统设计实现,并使用MC02开发板进行了系统功能测试.

摘要：为了延伸IP交换机的以太网用户线和以太网中继线,提出了基于光纤通信的传输距离可达20千米以上的万兆以太网传输方案。该方案由4个10M/100 M/1000Mbps自适应以太网接口和1个10Gbps光接口组成。利用Altera公司Arria V GT系列FPGA芯片实现了4个以太网接口和1个光接口之间的数据转换功能。

摘要：伴随着各种高性能计算系统的不断发展,所采用的数据传输方式对系统整体性能的影响越来越重要。RapidIO是基于数据包交换的互连架构体系,是能满足各种高性能嵌入式系统需求的一种开放式互连技术标准。介绍了RapidIO的一些基本概念知识以及万兆以太网的发展现状,分析了RapidIO网络和万兆以太网的数据传输过程。介于有些实时数据需要在万兆以太网和RapidIO网络之间进行传输,提出了一种基于万兆以太网和RapidIO网络间数据转换的网关设计。在硬件平台中,充分使用资源设计并实现了10GE-RapidIO协议转换的网关嵌入式软件系统。采用IP-over-RapidIO技术,可以将以太网数据包封装进RapidIO数据包中实现以太网数据包在RapidIO网络中传输,即实现万兆以太网和RapidIO网络的互连互通。这种方法能使用户专注于上层应用开发,不必过多关注于系统底层复杂的强实时RapidIO技术细节。最终通过搭建实验平台对该网关设计的实用性进行了验证。

摘要：深入研究以太网组帧、传输的方式以及流量控制的原理,结合万兆以太网介质访问控制(XGMAC)64 bit数据并行处理的特点,针对PAUSE帧响应周期长、占用硬件资源多的问题,设计了一种精简的基于PAUSE帧的流量控制电路,在ISE中逻辑综合与仿真。验证结果表明,该电路可满足万兆以太网流量控制的要求。

摘要：给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 。