摘要：在分析绝对式时栅位移传感器频响特性的基础上,介绍了一种在数字信号处理电路中的数据串并转换思想,并提出了一种基于串并转换思想的绝对式时栅信号处理电路设计方案。信号处理电路采用了复杂可编程逻辑器件(CPLD)芯片,预处理电路将测头信号进行模数转换后,经可编程多路切换器模块处理,自适应地将原始测头信号分别转换为对应的多路并行信号,各路对应的分频信号通过比相电路及传感器信号处理电路模块运算后转换为绝对位移脉冲测量信号,最后将多路绝对位移脉冲测量信号进行并串转换操作输出测量值。对信号处理电路进行了仿真,结果证明,该方法可大大提高时栅位移传感器的频响特性,从而为绝对式时栅位移传感器提供了一种应用于动态测控系统的解决方法。

摘要：提出了一种基于微环谐振器的光分组头串并转换方法。采用环层叠和多级级联结构设计微环谐振器，在正弦控制电压的作用下产生一个较窄的开关窗口，实现光分组头的串并转换。采用时域有限差分法分析了系统的性能。研究结果显示开关窗口宽度、消光比和插入损耗分别优于14．9ps、36．4dB和1dB，可实现160～40Gbit／s和40～10Gbit／s的光分组头串并转换。

摘要：介绍了一种固定信号格式的串并转换,利用VHDL(VHSICHardwareDescriptionLan-guage)语言对一块可编程逻辑器件进行编程,实现单片机串行口输出的串行数据到8位并行数据的转换.

摘要：为了实现高速信号的降速处理,设计并通过实验演示了一种高速全光串-并转换系统。在方案中,利用时钟脉冲自身的频谱宽度和光纤中四波混频的高速响应特性,可以从一个光分频时钟脉冲出发,利用光纤中群速度色散(GVD)致脉冲展宽效应,把一个重复频率为10 GHz的时钟窄脉冲在时域上展宽,并通过光纤中的四波混频过程,将一路40 Gb/s的归零(RZ)码信号转换成为4路10 Gb/s信号,完成串-并转换功能。该方案响应速率高,对波长和码率透明,并具有很大的转换路数可拓展性。

摘要：CPLD可编程技术具有功能集成度高、设计灵活、开发周期短、成本低等特点。介绍基于ATMEL公司的CPLD芯片ATF1508AS设计的串并转换和高速USB及其在高速高精度数据采集系统中的应用。

摘要：主要介绍高速LVDS差分信号转单端信号接收模块的设计,通过TI公司的SN65LVDS386芯片,接收差分信号并转换为单端信号,并基于FPGA实现串行数据转换为并行数据。

摘要：采用DEMUX(多路分配器)分级解串、递减降速的树型结构,使电路获得较高转换速度,其优点是在时钟的上升和下降沿采样,充分利用了时钟周期。基于CMOS互补逻辑的电路结构降低了功耗,全定制的设计方法优化了电路性能和版图面积,提高了设计可靠性。本设计采用了华润上华0.6μm CMOS工艺。

摘要：AT2 4系列 EEPROM芯片是基于 I2 C(Inter- Integrated Circuit)总线协议而设计的。该存储器与微处理器通信 ,需要把串行数据转换成并行数据 ,或把并行数据转换成串行数据后 ,通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转换接口的 IP核 ,从而通过硬件 (FPGA或其他可编程芯片 )实现 AT2 4系列存储器与 8位微处理器之间的并行通信。

摘要：超宽带(UWB)是一种无载波通信技术,有人称它为无线电领域的一次革命性进展,认为它将成为未来短距离无线通信的主流技术。UWB系统为了提高数据速率,应用了超短基带丰富的GHz级频谱,这就对基带处理和传输数据提出了很高的要求。在基于Xilinx Virtex-5现场可编程逻辑器件(FPGA)的验证平台条件下,通过使用串并转换器来实现设计,即减少了设计复杂度,缩短了开发周期,也能最大限度的满足设计要求。

摘要：本文介绍了一种适用于高速差分数据接收的CMOS串并转换电路,该电路主要由时钟电路、1:2数据分割电路和1:5分接器组成。采用65nm工艺,仿真结果表明,在数据传输速度为5Gb/s时功耗为12mW。