摘要：借助EDA工具软件设计了一个逻辑控制部件,解决了CPU寻址空间不足、接口功能不全等问题。此基于CPLD的可重构硬件数字平台具有可移植性,使CPU对外接器件近似透明,在更换其他类型CPU后,仅做少量软件和硬件修改即可升级成为新系统。

摘要：介绍了一种线列红外探测器数据采集系统的设计。该系统以FPGA作为逻辑控制核心,采用高度集成的4路差分放大器和8路串行LVDS输出的高精度模数转换器进行模拟信号处理,具备差分输入的FPGA控制器完成采集数据的实时串并转换和抽取拼接,具有小型化和高性能的特点。测试结果表明,该采集系统工作稳定可靠,信噪比达到68.5 dB,可以满足大部分红外成像系统的性能和体积要求。

摘要：提出一种满足电子控制器高可靠要求的片上调试结构。通过复用JTAG接口,可以消除冗余引脚带来的成本和体积开销,同时基于TAP控制器而设计的自定义指令,使得JTAG链路实现结构测试和功能调试的融合;针对调试命令与总线访问的协议转换需求,设计一种低开销与高效率的串并转换单元,实现全局地址空间的调试访问。实验结果表明,设计的调试结构使得调试时间平均缩短79.8%,面积开销下降16.73%,同时显著提高了调试链路的可靠性。

摘要：针对当前利用Camera Link接口进行图像数据传输所使用的专用转接芯片,会占用大量硬件空间和I/O口资源的问题,结合实际领域对于产品小型化、低成本的需求,提出了一种Camera Link图像数据接口的FPGA实现方案。运用硬件描述语言VHDL对图像接收逻辑进行设计,为FPGA内部IP核进行模块化配置,直接利用主控制器FPGA来实现Camera Link接口,使LVDS图像数据不通过转接芯片,也能够进行解串接收和数据处理。经时序信号仿真和误码率测试,验证了该接口方案设计的正确性,具有高可靠性和实际利用价值。

摘要：在通信系统的接收机中,解调器的输出通常是串行的"软比特"信息。利用模拟电路设计的信道译码器需要并行的数据,以实现后验概率译码计算。为了实现串并转换以及降低模拟译码器的复杂度和功耗,利用0.6μm CMOS工艺,为模拟译码器设计了新型的二级流水线结构的输入接口电路。在实现"软比特"信息串并转换的同时,具有概率分离计算功能。模拟结果表明,该电路比传统的设计方法降低了功耗和芯片面积,工作速度可达50MHz,整体功耗为304.8μW。

摘要：文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0.6ΜMBICMOS工艺实现,最高工作频率为400MHZ,主要由时钟数据恢复、串并转换、10B/8B解码等电路构成。在设计中,采用了双PLL环路、全差分拓扑结构、负阻放大电路与运放级联等结构,有效地减小了功耗及噪声,且用CADENCE软件进行了仿真验证。

摘要：介绍了一种基于USB2．0接口的多通道高精度时间一数字转换器（time-to—digital converter，TDC）的设计与实现。完成了NIM-LVPECL电平转换电路、高速串并转换电路、基于FPGA的数据处理及相关逻辑控制等单元电路的设计，最后给出了TDC的测试性能指标。结果表明，TDC的最小时间分辨率为403ps，测量时间范围为0-420 us，测量“死时间”〈13ns。TDC可广泛应用于高精度的时间间隔测量领域，特别是作为飞行时间质谱仪（time-of-flight mass spectrometer，TOF—MS）的数据采集卡。

摘要：在Xilinx ISE软件平台上,通过硬件描述语言VHDL设计实现了具有单向串行只写总线接口的RAM存储器,并且使用低压差分信号传输技术,降低误码率和串扰。该存储器大大减少了RAM存储器引脚数目,降低了SoC的空间、功耗和成本,资源利用率高,可以更有效地提高CPU访问存储器的速度。最后在Virtex-5开发板上验证通过。

摘要：数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用Verilog HDL语言设计了串并转换模块和码形检测模块.串并转换模块负责产生并行时钟并将串行数据并行化后进行输出.实现了1∶10的串并转换以及并行数据字节比特偏移的检测和调整的功能.通过对不同传输速率下的数据进行实验验证,结果表明,该方案能满足高速串行数据通信的要求,减少了硬件电路的设计复杂程度.

摘要：采用单片机控制三路D\A转换输出,对LED红、绿、蓝三基色进行调节,实现对半导体照明色彩和亮度宽范围、高精度的调节,同时通过串并转换扫描方式使一套系统可对多个LED分别控制,实现其在高精度控光和控色的基础上可组成任意的静、动态图案或画面。