摘要：针对以处理器为核心的多通道色选机色选信号延时精度低、一致性差和连续信号丢失等缺点,设计了以现场可编程逻辑门阵列(Field-Programmable Gate Array,FPGA)为控制核心的色选机分选系统。该系统通过485总线与人机界面实现参数和系统状态的实时传递;利用FPGA程序并行执行的特点实现检测信号串并转换;把FPGA内部RAM配置成同步先入先出存储器(First Input First Output,FIFO),并利用FIFO数据先入先出的特点实现多路检测信号的精确无损延时,并行产生多路分选脉冲信号。仿真和实验结果表明,该设计满足多通道、高产量、高检出率、高精度的色选机对分选系统的要求,显著提高了色选机的检出水平和产量。

摘要：在大规模红外读出电路中,接口电路的数据传输效率及接口数量尤为关键。传统接口电路采用并行接口进行数据传输,这种方式会占用较多的芯片引脚。为了提升数据的传输效率,设计了一款用于数据接收的3通道串行低压差分信号(Low Voltage Differential Signaling, LVDS)接口电路。电路采用0.18um互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计。仿真结果表明,LVDS接口电路在400 MHz频率下,能够将2路接收端数据转换为8路数据并将其输出给内部数字处理单元。与传统并行接口相比,本电路节省了6个数据传输引脚,大大提高了数据传输效率。

摘要：介绍了一种基于FPGA的高速数据采集器,给出了系统方案设计,并对系统各部分电路设计进行了详细介绍。对高速数据采集系统中串并转换功能的实现方法进行了详细阐述。该高速数据采集器由于采用了FPGA+DSP平台设计,使得该系统具有较强的通用性和应用价值。

摘要：介绍了一种基于ASI编码的高速数字传输接口设计方案。该传输接口利用CYPRESS公司的CY7B923和CY7B933芯片进行编码和解码;采用CPLD和FIFO相结合实现数据缓冲与转换的功能。编码产生的数据利用75欧姆阻抗匹配的同轴电缆进行传输,传输速率最高可达400Mbps,是当前通用串口传输速度的几十倍。首先介绍ASI编码标准,接着介绍板卡的硬件设计方案和软件设计方案,最后给出板卡的实际应用实例。该接口板目前被用于某型号雷达中进行数据传输,表现出良好的稳定性和可靠性。

摘要：高速串并转换器的设计是FPGA设计的一个重要方面,传统设计方法由于采用FPGA的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA验证平台中多路高速串并转换器的设计为例,详细阐述了1:8DDR模式下高速串并转换器的设计方法和16路1:8串并转换器的实现。结果表明,采用Xilinx Virtex-4的ISERDES设计的多路串并转换器可以实现800Mbit/s输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。

摘要：为提高 AES加密电路的数据吞吐量 ,采用 0 .6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流 ,经过串并转换后 ,输出 1 2 8路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积 。

摘要：电源管理单元内部集成多个LDO和Buck调整器,需要检测和控制众多的参数。本文以串并转换思想和引脚复用技术为基础,提出一种通用的内建可测性设计方法,不需要增加引脚数目,外围控制电路简单,内部测试电路规模小,可移植。芯片采用SMIC公司的0.35umCMOS混合信号模型设计,实现了内部电流比较器、电压比较器、振荡器、基准等多项指标的测量。本设计大大缩短芯片开发周期,减小芯片面积,进而降低研发成本。

摘要：介绍一种高速时间-数字转换器的设计实现方法。从硬件和软件两方面详细阐述设计思路和步骤,高速时间-数字转换器系统硬件由串并转换芯片MC100EP445,高速时钟发生芯片Si5321,可编程逻辑器件Virtex-4 SX35,USB控制芯片CY7C68013构成,软件由FPGA程序,USB固件程序,上位机用户界面组成,采用模块化设计思路,方便用户定制。系统可以达到402ps的时间分辨率。

摘要：高速串行传输的设计是FPGA设计的一个重要方面。在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法,SelectIO^(TM)接口技术给FPGA实现高速串行传输提供了良好的舞台,本文详细阐述了1:8 DDR模式下16路高速串行传输的实现,并通过了16路高速串行传输达到12.8Gbit/s传输速率的板级试验。

摘要：针对图像采集与处理系统研发中的现场可编程门阵列(FPGA)之间的高速图像数据传输问题,设计了一种全双工、高吞吐率、高稳定性和高抗干扰能力的高速图像数据传输方案。设计的片间高速图像传输系统提供了通用的图像传输接口,可兼容不同的数据位宽和用户时钟频率。高速图像传输模块分为协议层和物理层。协议层包括跨时钟域电路和CXP图像传输协议编译码电路,完成跨时钟域和图像数据流编译码处理;物理层基于Aurora 8B/10B core,完成数据流的串并转换以及多通道绑定等处理,并采用GTH收发器实现高速串行数据的收发。仿真测试表明,图像数据传输正确,图像数据流同步时钟最高可达250 MHz,传输位宽达128 bit,最高吞吐率可达32 Gbit/s,平均吞吐率为20 Gbit/s,并且还有很大的提升潜力。该高速图像传输系统能够实现高吞吐率、高抗干扰、低错误率的图像数据传输,有助于各种不同视觉测量系统和图像处理系统的开发,具有广泛的应用价值。