摘要：异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。

摘要：稀疏矩阵向量乘(Sparse Matrix-Vector Multiply,SMVM),形如Ab=x,在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。稀疏矩阵中非零元素的稀疏性,使得在微处理器上实现该类运算时,存在Cache缺失率高等问题,导致性能并不理想。针对该问题提出了基于FPGA实现SMVM运算系统的新思路,对系统功能进行了软硬件划分,并完成了系统中硬件浮点乘累加处理单元(ProcessingElement,PE)的设计与实现。目标器件为Virtex4LX60,工作频率达到123.6MHz。

摘要：本文设计了扩展的乘累加单元(DSPMAC),用于运算速度的提高。基于or1200乘累加单元,运用RISC技术和并行操作,通过开发32-bit指令中的保留位,在资源占用增幅较少和一定的功耗及温度等代价的前提下,本设计对连续乘累加运算实现加速。经过测试,DSPMAC达到了运算加速的目的。

摘要：针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题,提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元,可兼容双精度浮点、双单精度浮点以及32位有符号数,且能对后置模块进行操作数隔离与门控时钟的低功耗处理。在Viterx-4平台上实验结果表明,该结构具有高性能、低延迟、单周期完成数据吞吐等特点,与使用Xilinx浮点IP的设计面积相比,时间积减少30%以上。

摘要：稀疏矩阵向量乘(Sparse M atrix-VectorMu ltip ly,SMVM),形如Ab=x,在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。在基于FPGA实现的SMVM系统中,其底层基本处理单元(Processing E lem ent,PE)的主要功能,是对单精度浮点输入进行乘累加运算。本文针对SMVM算法的特点,提出浮点乘累加PE的设计方案,并在V irtex4LX60上加以实现,工作频率达到123.6MHz。

摘要：针对传统的FIR滤波器的缺点,介绍了一种基于FPGA乘法器的FIR滤波器设计方法,该滤波器利用FPGA自带的18位乘法器MULT18×18SIO进行乘法计算,利用寄存器对相乘结果进行累加,实现了FIR滤波功能。该滤波器具有占用极少的资源、提高滤波速度和高速灵活性等优点。

摘要：充分利用FPGA资源丰富、处理灵活等优势,采用FPGA技术实现了高带宽、高精度的DBF系统,能够与DSP系统互通,接收来自DSP系统的权值。系统通过测试,性能良好。

摘要：通过对目前现有的反向采样法、正交采样法、四等分累加法等数字相敏检波进行深入研究,提出了一种基于数字信号处理的数字相敏检波算法,并在所研制的井周,微电阻率成像测井仪通过DSP使用软件来实现。数字相敏检波的基本原理是对待测信号进行若干周期采样,并将采样值与存储于数组中相应参考值进行乘累加并取平均,求出其同相分量与正交分量,然后计算出其幅值与相位。现场测井试验结果表明,使用数字相敏检波可以更加有效地拟制噪声,改善信噪比,使测量数据更准确。

摘要：提出一种在FPGA中以CIC抽取滤波器及CIC补偿滤波器实现的抽取滤波结构.该结构以时间换空间的设计思想实现,最大可能的减少了硬核乘法器数量.同时结合FPGA资源分布特点,提出了以嵌入式RAM单元为核心的实现方法,极大减少了逻辑单元消耗,优化了资源分配,以最合理的资源消耗,实现了很高的滤波性能.

摘要：System Generator是一款新型的 F PGA辅助设计工具。本文首先简要介绍了 System Generator的主要特色及设计流程 ,并以一个 64阶的 F IR滤波器的设计为例 ,给出了 F IR滤波器设计的一种新方案。实验结果表明 :该方法具有操作简单 ,设计灵活 。