摘要：为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出。除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗。对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗。

摘要：针对传统密码键盘的安全性差的缺点,在传统密码键盘的基础上,设计了一种乱序密码输入键盘,增加了新的功能和特性,一方面在键盘数字按键上增加了数码管来显示0至9十个数字,且设计了随机数产生软件实现了随机变位,另一方面在按键上面贴一层特殊的透光材料,使视线具有一定的视角限制,在一定角度之外的人不能看到键盘上的数字。即使他人看到用户所按的键位,由于密码输入完毕后,键位又会重新打乱顺序,因此用户可以安全放心地在键盘前输入密码,不必担心别人通过拍摄或观察人的手型等方法来获取密码,从而大大提高了密码输入的安全性,杜绝了金融领域相关的犯罪现象。

摘要：2015年2月份推出乱序三发射的C0rtex-A72之后，ARM又于今年5月推出了C0rtex-A73核心，并声称这一核心将在乱序双发射的设计上做到与C0rtex-A72相同甚至更佳的性能。

摘要：由于高密度事件流具有实时性和海量性特点,应用已有的复杂事件检测技术处理时,存在时间效率不高、占用内存空间较大等不足.针对这些问题,提出了一种基于哈希链表结构的复杂事件检测算法.该算法设计有效的哈希映射分类来保存中间结果,加快了匹配过程,同时,提出高效的更新机制及时删除内存中过期的数据.针对常见的事件流的乱序现象,对原有自动机处理机制进行了改进.实验和分析证明,复杂事件流检测方法具有理论上的可行性和操作上的高效性与正确性.

摘要：讨论了系统性能模型左体系结构设计中的作用，研究了高性能微处理器的性能仿真模型设计技术。系统是以超标量流水线技术为基础，基于ｉ９６０ＫＡ的指令集，采用高层次硬件描述语言实现．

摘要：接收缓冲区对于保证视频流的播放质量起着关键的作用。针对接收实时视频流这种特殊需求,本文提出了一种时间驱动的具有同步功能的缓冲区设计方案。经过实验测试,缓冲区在平滑视频呈现、解决恶劣网络环境下的丢包乱序等问题有良好的效果,已经应用到某大型网通视频直播接收系统中,可以广泛应用于任何接收实时视频流的客户端系统中。

摘要：针对网络化车队控制系统,构建了一个新颖的智能数据处理器(SDP),能够将网络化车队控制系统中存在的通讯时延、丢包、乱序和数据包的异步问题,转化为随机分布式时延问题。基于新的车队模型,利用李雅普诺夫定理,给出了能够保证网络化车队控制系统渐近稳定和队列稳定的控制器设计方法。通过数字仿真和Arduino车队实验,验证了所提方法的有效性和实用性。

摘要：针对高性能计算中非规则寻址模式任务的加速需求,文章设计了一种指令级动态可重构浮点处理器(dynamically reconfigurable floating-point processor, DRFP),区别于传统的可重构处理器,引入一种基于融合指令的实现方式,使得该处理器兼具动态重构和乱序执行能力。该处理器作为主要计算核心集成于一款异构多核系统芯片,并在Xilinx Ultrascale系列xcvu440的FPGA芯片上进行了原型验证,系统可以稳定工作在120 MHz。实验结果表明,该处理器在兼顾高性能的同时相较于已有工作能更好地适应非规则运算,且性能提高近3倍。

摘要：当前配备多个网络接口的移动设备可以通过利用多个路径并行传输来提高吞吐量,但不同路径的时延和带宽会导致其数据在接收端的乱序,降低系统的吞吐量,增加系统的重传率。针对以上问题,提出一种并行多路传输路径质量评估模型。定期监控并分析每条路径的数据处理能力,根据相关信息,评估、计算路径的质量,选择相应的路径进行传输。仿真结果表明,通过该模型,系统的数据包吞吐量有较高提升,重传率明显下降。

摘要：在实时数据传输过程中,科考船海事卫通链路会出现数据丢包和乱序数据处理不当的问题。通过分析科考船海事卫通链路系统组成,数据传输协议和类型,数据传输时延及抖动,时延平滑系统工作机制和处理流程等,发现时延平滑系统设计上存在缺陷。针对这一缺陷,提出在时延平滑系统中增加数据包分点实时监测、序号判定、序号重排等改进方法,对时延平滑系统的处理流程进行了完善。通过搭建仿真环境并进行模拟演练,验证了改进设计方法的可行性;在某工程应用中,科考船海事卫通链路采用改进后的时延平滑系统,未出现丢包和乱序问题,达到了预期效果。