摘要：针对二级cache控制器(L2)对于提升R数字信号处理器(R-DSP)访存效率和整体性能的重要作用,结合L2中涉及的内存安全维护和多请求访存仲裁问题,在现有R-DSP中L2基础上实现优化。首先,采用多重分块的存储组织结构,提高访存效率;其次,并行处理一级cache控制器请求与外存请求,减小请求处理周期;最后,增加带宽管理与存储保护功能,合理仲裁访存请求并维护存储安全。实验结果表明,相较于传统设计,新设计在保护二级存储安全的同时实现带宽管理式访存仲裁。与现有R-DSP中的L2相比,新设计的存储体单拍最大可响应访存请求数量提升了1倍,一级请求和外存请求的平均处理时钟周期数分别降低了25%和19.6%。

摘要：合理的设计二级cache是有效地减少多核多线程处理器存储器访问延迟的方法。针对现有的多核多线程处理器,讨论了二级cache的混合预取结构设计方案。通过详细设计和仿真分析,结果表明混合预取结构可有效提高处理器的整体性能。特别是采用不命中混合预取结构的二级cache性能更佳,适合满足此类结构的多核多线程处理器需求。

摘要：随着集成电路制造工艺的快速发展,片上实现大容量的cache成为可能,这从很大程度上降低了cache的失效率,与此同时,大容量的cache发生失效时的开销也更加显著。通过分析cache失效行为,设计了一种新的二级cache步长自适应预取机制,该机制充分利用了二级cache对指令地址不可见的特点,使用失效地址作为索引检查预取表。通过分析测试结果,选择了合适的结构参数,有效提高了cache性能。

摘要：现代微处理器设计中,多级cache是弥补CPU和存储器之间速度差异的有效途径之一,其中二级cache对于提高存储系统的性能有着重要的作用。提出了一种支持多处理器系统的32位RISC处理器"龙腾"R2的二级cache单元的设计方案,讨论了如何用MEI协议保证存储一致性,以及二级cache控制器的设计和优化方法。仿真和综合结果证明,该设计满足处理器的要求。

摘要：片上多处理器中二级cache的设计面临着延迟和容量不能同时满足的矛盾,私有结构有较小的命中延迟但是减少了cache的有效容量,共享结构能增加cache的有效容量但是有较长的命中延迟.提出了一种适用于CMP的cache结构——延迟和容量权衡的cache结构(TCLC).该结构是一种混合私有结构和共享结构的设计,核心思想是动态识别cache块的共享类型,根据不同共享类型分别对其进行优化,对私有cache块采用迁移的优化策略,对共享只读cache块采用复制的优化策略,对共享读写cache块采用中心放置的优化策略,以期达到访问延迟接近私有结构,有效容量接近共享结构的目的,从而缓解线延迟的影响,减少平均内存访问延迟.全系统模拟的实验结果表明,采用TCLC结构,相对于私有结构性能平均提高13.7%,相对于共享结构性能平均提高12%.

摘要：合理地组织一个多级的高速缓冲存储器(cache)是一种有效的减少存储器访问延迟的方法。论文提出了一种设计32位超标量微处理器cache单元的结构,讨论了一级cache、二级cache设计中的关键技术,介绍了cache一致性协议的实现,满足了“龙腾”R2微处理器芯片的设计要求。整个芯片采用0.18umCMOS工艺实现,芯片面积在4.1mm×4.1mm之内,微处理器核心频率超过233MHz,功耗小于1.5W。

摘要：随着设计复杂度的不断增加和设计规模的不断增大,传统的验证工具已难以适应当前功能验证的要求.Vera为验证增添了强大的语言能力.使用Vera建立验证平台,它独有的特性能够隐藏设计中的复杂性,从而使testbench的编写更见简洁.通过使用动态的激励驱动,实现了实际工作中的状态和全部极端的条件,从而发现设计中存在的瑕疵.使用Open Vera验证语言构建了"龙腾R2"L2cache验证平台,成功完成了"龙腾R2"的验证工作.

摘要：处理器存储系统的效率对其整体性能有着十分重要的作用。文中介绍了P4处理器内存的体系结构,它包括一级数据cache、二级cache、Tracecache;各部分完成的功能以及为提高命中率和降低存取时间,从而提高效率而采取的预取处理机制;P4处理器主要采取具有层次结构的内存设计、大容量的二级cache和在跟踪cache中采用预取处理机制的方法来提高cache的命中率和降低未命中的代价来缩短处理器的访问时间,最终达到提高处理器整体性能的目的。