摘要：随着电子设备向小型化、高密度和高速的趋势发展,集成电路作为电子设备的基本核心单元也朝着这一方向发展,由此带来了越来越严重的电磁兼容问题。其中静电放电问题越来越引起设计者、制作者和使用者的重视。该文利用传输线脉冲(TLP)方法对芯片进行测试,获取了器件在应对静电放电干扰时的伏安特性数据。基于TLP测试数据应用分段线性建模方法构建了芯片应对静电放电干扰的模型。该文还根据二极管的等效电路及其数据手册的伏安特性数据构建了瞬态电压抑制(TVS)二极管模型,并通过TLP测试进行验证。同时,结合上述两个模型,开展了芯片静电放电干扰的协同防护设计方法研究,并应用实例验证了芯片的协同防护设计方法的可行性。该方法实现了用仿真模拟的方式进行芯片的协同防护设计,能够节约设计成本和时间。

摘要：集成电路芯片在高密度、小型化发展过程中产生了电磁兼容问题,为强化集成电路芯片对瞬态干扰信号的应对防护效果,可结合传输线脉冲(TLP)测试构建分段线性模型。文章首先对芯片应对瞬态干扰信号展开防护设计的现实需求进行分析,以CD4001BE芯片为例提出芯片TLP测试分段线性建模方式,总结瞬态电压抑制TVS二极管建模方法,并进一步展开芯片分段线性模型协同防护设计分析,旨为借助分段线性模型的方式控制芯片防护的设计时间与成本。

摘要：随着晶圆测试技术的发展,晶圆级传输线脉冲(TLP)测试逐渐由封装级向晶圆级转移,晶圆级TLP测试的出现不仅降低了设计成本,同时大大缩短了ESD保护结构的评价周期。针对晶圆级TLP测试方法尚无标准可依的现实情况,结合理论推导过程,从线路搭建、设备校准、结果确认等关键点探索可行而有效的晶圆级TLP测试方法。

摘要：为解决通过更改器件设计来提升电路抗静电放电(ESD)能力时成本高的问题,从栅控二极管的工艺出发,研究CAN总线电路抗ESD能力提升方法。通过TCAD仿真,评估了沟道掺杂对于栅控二极管抗ESD能力的影响,发现调整ESD离子注入工艺可以优化栅控二极管导通电阻,提高ESD保护窗口内的泄流能力,将电路抗ESD能力从2000 V提高到3000 V,为电路级芯片的失效问题提供了一种解决方案。

摘要：针对金属硅化物亚微米工艺,研究当静电自保护输出驱动中NMOS器件的栅极处于不确定电压时的静电防护能力.在0.35μmCMOS工艺下,设计不同尺寸的NMOS静电防护器件,采用传输线脉冲(TLP)测试系统测量NMOS器件在不同栅压下的电流-电压曲线.借助半导体器件仿真软件ISE-TCAD对器件进行瞬态仿真,得出在不同栅压下的电场强度分布.分析表明,栅压使得电流更趋于表面流动而降低NMOS静电防护器件的二次击穿电流.在设计回跳型栅极耦合NMOS静电防护器件时,辅助触发电路的RC时间常数应该控制在50ns左右.

摘要：研究了FOD在输入、输出和电源箝位部分ESD的工作特点,在0.18μm5V EEPROM CMOS工艺下流片、测试并分析了针对输入、输出和电源箝位的三种主流的ESD保护FOD器件,通过传输线脉冲测试仪的测量,重点分析了特征尺寸对器件ESD特性的影响及其设计方法。结果表明:影响FOD的ESD性能的主要因素是沟道长度、漏极长度和漏极接触孔到有源区的距离;增加沟道长,可适当提高FOD的ESD开启电压,但是会降低ESD防护性能;增加FOD的漏极长度和漏极接触孔到有源区的距离,可以提高FOD的ESD防护性能。提出了一种新型的浮体多晶硅岛屿型FOD结构,该结构不但结构简单,而且具有良好的ESD防护性能。

摘要：根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm标准CMOSp阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.

摘要：研究了传统传输线脉冲测试波形的失真机理,实现了一种基于R-2R网络的负载电路匹配特性优化设计方案,与传统传输线脉冲测试波形相比,优化之后的系统消除了传统设备所产生脉冲波形的过冲和振荡现象,从而提高了传输线脉冲测试效率。同时,在相同的预充电电压下,优化之后的系统能提供更大能量的测试脉冲,减小系统功耗。该工作对半导体器件的ESD保护电路设计和ESD模型研究具有实用价值。

摘要：介绍了一种研究器件和电路结构在ESD期间新的特性测试方法——TLP法,该方法不仅可替代HBM测试,还能帮助电路设计师详细地分析器件和结构在ESD过程中的运行机制。

摘要：集成电路的抗ESD能力主要是通过端口的保护结构组合来实现,如何评价保护结构自身的抗ESD能力,被广大的设计人员所越发重视。文章主要介绍一种新型的集成电路ESD保护结构的抗ESD能力测试方式-TLP(传输线测试)测试方式,文章介绍了TLP测试原理、主要的测试机理以及通过测试实例来解释TLP测试方法的优点,该方法能够准确评价每种ESD保护结构的抗ESD水平,为设计人员提供帮助。文章还把TLP并与常用的器件级ESD评价方法做比较,说明两种方法的不同之处以及相互间的关系。