摘要：为了提高AB+C运算电路的运算速度,降低其电路实现的复杂性,本文在GF(2^(4))上给出了一种基于四值逻辑的AB+C算法及其基于脉动阵列结构的电路实现.在电路设计中采用了基于源极耦合逻辑的多值技术,利用四值电流模进行运算,以改善电路的首次延时及晶体管和连线的数目.在0.18μm CMOS工艺下利用HSPICE进行了电路仿真验证.结果显示,对比于相应的基于二值逻辑的COMS实现技术,首次延时及晶体管与连线的数目总和分别减少了54%和5%.所设计的并入并出脉动阵列电路,结构简单、规整、模块化,适用于VLSI的实现.多值逻辑电路与基于多值逻辑的对应算法的结合很可能成为实现GF(2^(k))上高性能运算的潜在解决方案.

摘要：提出了一种基于Karatsuba-extended算法的乘法器设计方案,能够更有效地降低GF(2m)乘法器的设计复杂度。根据提出的性能参数P,该方案可以设计出最高效的GF(2m)乘法器。在m等于2 048的情况下,用该方案设计的乘法器的P约是普通乘法器的3倍。因此,根据实际的不同情况,对于特定m值,该方案通过选择合适的参数r和i,能够设计出最高效的GF(2m)乘法器。

摘要：为解决远距离高速信号传输的数据校验问题,提高编译码算法的数据传输效率与纠错效率,设计了一种基于伽罗华域LDPC的时分复用系统.采用模块化思想和流水线思想设计电路架构,并在LDPC译码部分采用了增强型硬判决算法,使LDPC编解码模块的码率达到了0.8125,在FPGA平台上达到了400MHz的工作频率,时分复用系统单次传输10240bit数据时最快可达43.8μs.与其他文献成果相比,本系统在FPGA上实现较高的时钟频率,同时具有较高的码率和吞吐率,针对不同的数据位宽具有一定的通用性,可应用于长距离高速信号传输场合.

摘要：介绍了一种基于RS(24,20)的编译码实现方案,分析了其设计原理,给出了具体实现过程,通过时序仿真表明,该译码器能实现最大的纠错能力,同时给出了一种具有普适作用的译码方案.

摘要：提出了一种用于OTN分析仪的前向纠错码模块设计方案,其通过对传统的前向纠错码理论研究,发现其固有的缺点无法满足100Gb/s的高速传输要求,从而在其基础上提出了一种新的高速数据间插编码设计方案和全流水递归的修正欧几里得译码设计方案。通过verilog语言编写相关代码和利用Modelsim进行了功能验证并与相关仪表或者设备对接测试。

摘要：利用VHDL中的枚举和函数重载功能定义伽罗华域中的各种“+”,“-”,“×”,“÷”运算,并且自定义了BCH解码中用到的函数和数据结构,使得编写的程序更加接近理论上对RS码的描述,从而增加可读性,并且在程序调试时减少了工作量,提高了效率。仿真结果表明该方法具有容易实现的特点。

摘要：通过在读写Flash存储器的数据分别进行RS编码和解码从而减少了Flash存储器失效对数据的影响。由传统的RS解码器复杂计算使得解码速度较慢不能满足对Flash存储器读写要求,因此在传统流水线结构的RS解码中采用伯利坎普——梅西算法避免求逆过程,减少了硬件开销,提高了解码速率,最后用软硬件对设计进行了严格的验证并在ALTERA的DE2套件FPGA开发板实现本设计。

摘要：提出了一种用于100 G以太网无源光网络(Ethernet Passive Optical Network,EPON)通信系统的里德-所罗门(Reed-Solomon,RS)编码器设计方法。100 G EPON通信系统由4个25 G EPON通信子系统组成,针对每一路25 G通信系统,采用纠错能力强、可靠性高的RS(1023,847)码组作为编码器的码型。根据编码器码组类型等参数,以及输入数据更新周期与位宽等特性,计算出编码电路的并行度。利用多路切换技术、数据并行化计算等高速设计技术,提出了一种可用于单通道的高速RS(1023,847)编码器设计方案。实际组网测试结果表明,设计的单通道RS(1023,847)编码器最高数据吞吐率可达25 Gbit/s,电路的最高时钟频率可达390.625 MHz,4路单通道编码器可实现最高数据吞吐率100 Gbit/s的RS编码,能够满足100 G EPON系统要求。

摘要：通过对RS码的原理和算法进行研究和比较 ,我们认为使用Berlekamp算法在利用FPGA设计RS编码器时占用的硬件资源较少。

摘要：有限域乘法器是RS编码器中的主要部分。提出一种有限域乘法器的优化策略,选用系数对称的生成多项式,全局共享出现频率较高的异或逻辑单元,大大降低了编码器的硬件实现的复杂度,最后设计实现了RS(255,239)编码器电路,仿真验证功能正确。文章设计的RS编码器电路占用硬件资源更小,非常适于VLSI的实现。