摘要：提出一种基于子块的存储优化算法,可用于解决现有JPEG2000位平面编码器中存在的访问编码块存储器模式失配问题.采用将编码块划分成4×4的子块独立进行编码的策略,将访问同一小波系数的时间间隔从3N2Δt减少至48Δt,同时将访问编码块存储器的次数从(3K-2)N2降低至N2/W.该算法不仅兼容现有各种加速技术,而且增加了子块并行的机会.基于FPGA平台实现了一种子块并行合并样本并行的位平面编码器结构,能够将编码时间复杂度从O(N2)降低至O(N),同时节省状态信息存储39%以上.实验结果表明,与目前最快的三层并行结构相比,文中设计的加速比达到了1.3.

摘要：针对JPEG2000 芯片实现时的硬件复杂性和编码效率低的问题,通过分析编码所需状态变量的产生机制,得到了一种最高有效位(MSB)检测电路,它能使状态变量实时产生.同时,在 3 个通道编码时引入列快速扫描电路,它在清除通道编码中设计了游程编码和0编码的流水实现电路,最后得到了位平面编码器 0冗余时钟设计.将此方法用于实现三通道并行的位平面编码器时,相对于单通道的跳点跳列,其运算速度可提高2倍,逻辑电路节约50%,而对于64×64像素的码块,存储器节约20 kb.

摘要：采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性。设计了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。仿真和综合结果表明,设计的硬件结构是正确的,最高频率可达82MHz,满足设计要求。

摘要：提出一种新的实现字级顺序和并行编码的高性能位平面编码方法及其VLSI结构.新的位平面编码方法采用编码通道预测技术和并行流水线技术来有效减少对存储器的访问和增加系统的并行处理能力,经由一次扫描可实现对一个子块内全部系数所有位样本的编码.提出了一种新的实现字级顺序编码的并行位平面编码结构和一种多字并行的高速结构.比较最新的设计,新的字级并行结构在实现单时钟周期完成1个系数编码的情形下,能够更加有效地减少硬件成本.新的多字并行高速结构通过采用高度的并行处理技术,能够在单时钟周期完成对一个条带列4个系数的编码,完成一个N×N子块系数的编码只需约N2/4个时钟周期.理论分析和实验结果表明,新的实现具有高速的数据处理能力和良好的性价比,可有效地应用于低功耗系统的设计.

摘要：JPEG2000的位平面编码运算开销很大,是编码器提高速度的瓶颈。为了使JPEG2000能用于实时图像处理,本文设计了存储优化的硬件实现方案,设计以verilog语言描述,通过了功能仿真和逻辑综合,最终实现的IP核能在0.1s完成512×512的灰度图像的编码。

摘要：针对已有位平面编码实现扫描效率低、复杂度高等缺点,提出了一种CCSDS图像压缩位平面编码技术的FPGA实现方法。将CCSDS图像压缩算法位平面编码分为预处理、扫描、熵编码等几个关键模块,采用流水结构对系统进行设计。最后,用Modelsim进行仿真测试,经检验,输出的编码结果正确。实验表明,提出的实现方案编码效率高,复杂度低,有一定的实用价值。

摘要：针对已有位平面编码实现存在扫描效率低、复杂度高等缺点,提出了一种基于CCSDS图像压缩算法位平面编码技术的FPGA实现方法。将CCSDS图像压缩算法位平面编码分为预处理、扫描、熵编码等几个关键模块,采用流水结构对系统进行设计。最后,用Modelsim进行仿真测试,经检验,输出的编码结果正确。实验表明,提出的实现方案编码效率高,复杂度低,有一定的实用价值。

摘要：针对JPEG2000位平面编码器传统的串行扫描方式计算时间长、存储消耗大的问题,笔者提出了位平面编码器的并行优化,分析了位平面编码各编码通道前后显著性状态的改变,设计了流水线结构的通道判决电路,减少了显著性状态中间存储的需求,提升了位平面编码的速度。实验结果表明,并行优化的位平面编码器在性能和资源使用上达到了较好的水平。

摘要：位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.

摘要：研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9Mcoefficient/sec的处理能力,可满足现有图像实时处理要求.