摘要：针对光纤故障参与保护倒换元器件多、保护资源开销大的问题,提出一种低开销混合式保护的高可靠波分/时分混合无源光网络（WDM/TDM-PON）结构。所提结构在光线路终端（OLT）中新设计了逻辑判定、备份收发以及保护路控制单元,使波分复用（WDM）部分只对故障部分器件执行倒换操作,实现了低开销的集中式保护;在时分复用（TDM）部分采用交叉总线形结构,实现了快速的分布式保护倒换。经分析证明,所提混合式保护结构有效地减少了保护资源开销,对馈入光纤（FF）、配线光纤（DF）和最后一个公里光纤（LMF）故障提供了1.5～2.4 ms恢复时间的快速全保护,且具有良好的扩展性。

摘要：逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5μW,有效位数为11.2位,无杂散动态范围为75.6 dB。

摘要：智能电网通过采集电力数据进行状态评估,而电网系统中大规模电力数据的传输导致开销过高。为此,提出一种基于压缩传感的低开销电力数据采集方法,其利用信号的稀疏性,将变换系数线性投影为低维观测向量,通过进一步求解稀疏最优化高概率精确地重建原始信号。将数据采集过程分为数据压缩、数据传输和数据重构三个阶段,并基于KSVD,设计一种基于成块电力数据的稀疏矩阵训练算法。该算法不是根据单个电力数据训练稀疏矩阵,而是根据多组电力数据来训练稀疏矩阵,具有较强的鲁棒性。仿真实验结果表明,使用压缩感知处理后的数据进行传输,其传输的数据量仅为原始数据的27.8%。

摘要：针对基于传统三模冗余设计思想的MIMO检测算法资源占用率较高的问题,提出了一种基于星载平台的低开销抗单粒子翻转LCTMR-MIMO检测算法。该算法通过动态定标和自适应有效位提取来减少部分乘法器的数据位位宽,并对三模比较器补偿和修正来降低误差。仿真与测试结果表明,LCTMR-MIMO与星载平台的TMR-MIMO检测算法相比,仅有较小的误比特性能损失,但其资源占用率显著降低,并且提升了抗SEU性能。

摘要：针对现有的多种视频标准,在总结分解后矩阵的共同特点的基础上,定制实现了一种资源共享结构。该结构通过定制实现处理单元、蝶形变换网络和转置,实现了附带有"阶流水"结构的高效率计算结构。实验结果显示,本文所提出的结构,除了能够在低开销的前提下支持现有的视频标准H.264、视窗媒体视频(VC-1)、音视频编码标准(AVS)和高效视频编码(HEVC)之外,还能够对格式为4:2:0的Full-HD和宽四叉扩展图形阵列(WQXGA)的视频序列进行实时处理。通过在0.13μm工艺下的综合实现,相比于现有的设计,本文所提出的设计逻辑资源开销下降近44%,功耗减小近20%。

摘要：SM4算法是我国国家密码管理局发布的一种对称加密算法,具有加密效率高、安全性强和可实现资源重用等优点,在需要对大量数据进行加密的场景下具有广泛应用。当前对SM4算法的研究主要侧重于安全分析与优化实现等方面,虽然性能得到提升但无法兼顾实现时的资源开销,并不适用于资源受限的场景,因此有关SM4算法实现过程中资源开销方面仍存在可改进的空间。针对以上问题,提出了一种旨在减少SM4算法实现过程中资源消耗的设计方案。方案基于CTR模式下SM4算法结构进行设计,以循环迭代为基本架构,并行执行密钥扩展算法与加/解密算法,减少了中间寄存器的使用。FPGA验证结果显示,该设计在单通道实现下资源开销为229SLICE,最高可实现1.14 Gbit/s的吞吐率,降低了资源开销,并且兼顾了吞吐率以及安全性。

摘要：随着第五代移动通信技术(5thgenerationmobilenetworks,5G)的推广与应用,对信息传输的效率和可靠性要求提高到了一个新的高度,对信道传输过程中的编码和译码效率和容错性有了更高的要求。5G NR(NewRadio)标准最终确定了在移动宽带增强(eMBB)业务的长码块编码方案采用低密度奇偶校验(LDPC)码方案。LDPC码的纠错性能是目前最接近香农极限的编码方式,译码性能非常出色。但由于LDPC信道编码的复杂度较高,直接关系到系统硬件资源的消耗,甚至会限制系统的数据吞吐率,极大地限制了LDPC码在移动通信领域的应用。本文基于5G NR标准规定的LDPC码应用场景,在FPGA平台上设计LDPC译码电路,完成下行共享信道(DL-SCH)的信道译码过程,并分别从算法原理和电路结构上对LDPC译码电路进行优化,从而达到节省电路开销的目的。

摘要：随着图像、音视频数据的编解码从软件实现转向硬件实现,数据传输的效率以及DMA(Direct Memory Access)技术的性能显得越来越重要。以JPEG编码IP为例,针对多媒体数据存储特点以及编码IP内部存储缓冲区的结构特点,设计了减少内存开销和CPU时间开销的DMA技术。利用上述技术,将读取待编码数据所需的时空开销由O(N2)降至O(N),将写回已编码数据的时空开销由O(N)降至O(1)。

摘要：基于精确二进制乘法器,提出了操作数裁剪方法和低开销部分积累加算法,设计了一种新型近似乘法器.对于8位和10位二进制乘法器,该近似乘法器将部分积累加步骤分别减少约42.8%和56%.另外,对比了不同乘法器的误差特性和开销.误差特性结果显示所提出的近似乘法器的平均误差距离和最大误差距离分别为3.01%和20.47%.由开销评估可知,该近似乘法器的查找表使用量和片上功耗分别为60和7.8w,相比于精确乘法器分别减少了约16.7%和46.9%.

摘要：随着集成电路工艺水平的提高,软错误逐渐成为影响电路可靠性的主要因素.针对这种情况,提出了一种低开销的SEU锁存器加固结构.该结构基于C单元加入了反馈回路来保证电路的可靠性和减少电路在功耗延时上的开销.仿真结果证明了结构设计的可靠性,对比于前人提出的经典容错结构,本锁存器设计在容错能力上有了很大的进步,且大大减少了开销.