摘要：余数系统由于其良好的并行特性,在乘加密集型的数字信号处理系统中得到了广泛关注,而这正是构建软件无线电系统的关键所在。本文在介绍RNS基本理论的基础上,结合已有的研究成果,指出了基于RNS的数字信号处理系统关键单元及研究现状,并提出了一种基于RNS数值表征系统的DSP系统结构。结合冗余RNS的容错特性和并行性,介绍了一种基于RNS的多路并行正交通信系统,并指出了其在阵列SDR平台和航天级SDR平台设计中的应用。可以预见,在构建未来复杂SDR系统中,RNS将得到广泛应用。

摘要：本文基于余数系统实现了RSA密码算法.为每一个计算单元选择形式相近的四个模,基于这四个模的约减单元比常规方法选模对应的约减单元所需要面积更小,延时而更短.按照本文提出的方法选模,选了7组共28个位宽为74的模,应用这些模基于Cox-Rower结构设计了余数系统蒙哥马利模乘器,实现RSA密码算法.在SMIC 0.13μm标准单元库下进行综合,设计的RSA电路最高频率278 MHz.在该频率下,中国剩余定理模式下的1 024、2 048位RSA以及常规模式下1 024位RSA解密分别需要710μs、99μs、350μs,快于已发表的同类设计.

摘要：针对传统的混合基算法在实现余数系统到二进制系统转换过程中的并行性问题,应用改进的混合基算法,研究与设计了一个基于模集合{2n,2n-1,2n+1-1,2n-1-1}的后置转换电路.模2n-1形式的模加法器采用相对简单的实现结构,使设计的电路避免了只读存储器及时序电路的引入,整个后置转换电路完全由简单组合逻辑及加法器级联实现,缩短了关键路径延时,减小了功率消耗,与已有的相同动态范围余数系统后置转换电路相比,性能优势明显.

摘要：提出了一种基于常用三模基{2n+1,2n-1,22n+1}改进的奇偶检测算法,此方法仅使用一个n位的模加器,一个n+1位的进位选择加法器(CSA),一个2n位的比较器及一些简单的组合单元即可实现,有效节省了资源,并简化了设计的复杂度.当n=30时,面积仅为6 130.958μm2,延迟仅为0.67ns.

摘要：反向转化已经成为制约剩余数系统发展的瓶颈问题,尤其对于模集合个数多于3个的模集合。针对4基数模集合{2n,22n+1,2n+1,2n-1},在新中国余数定理Ⅰ的基础上,提出了一个新的高效并行转换算法。该算法可同时处理4个模,处理数的动态范围达到5n位,乘法逆元全部采用闭合形式,电路完全基于加法器构成,硬件实现容易。理论分析表明,与同类模集合反向转换器相比,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率。

摘要：模加法器是余数系统(Residue Number System,RNS)的基本运算单元,2n-2k-1形式的余数基易于构建大动态范围和具有优良复杂度平衡性的多通道余数基.基于前缀运算和进位修正算法提出了一类新的模2n-2k-1加法通用算法及其VLSI实现结构.该算法消除了重复的进位信息计算,且可采用任意已有的前缀运算结构.与同类型模加法器的分析对比结果表明,提出的模2n-2k-1加法器具有优良的"面积×时延"特性.

摘要：在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。

摘要：结合余数系统以及模乘法器本身的特点,一种高速的模（2^n-2^p-1）乘法器被提出。得益于剩余范围的扩展和新型的部分积压缩树的采用,该设计相较于传统的模乘法器在关键路径上减少了一个长度为2n的加法器且避免了此类Booth编码模乘法器中复杂的负数修正问题。在90 nm工艺下的综合结果表明,该模乘（2^n-2^p-1）乘法器相较当前的模（2^n-2^p-1）乘法器有10.4%到49%的延迟性能提升。

摘要：针对目前存在的缩1码模2n＋1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2n＋1加法器.在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算量明显减少.分析和实验结果表明,对于比较大的n值,进位选择缩1码模2n＋1加法器在保持较高运算速度的前提下,有效地提高了集成度.

摘要：结合两类修正方法,提出了一种高效的模(2n-2p)乘法器(n≥2p)的实现方法.与文献[1]中设计比较,本文乘法器结构上少了一级加法,并且综合结果也显示平均面积和延迟分别有10%和13%的减小.