摘要：浮点三角函数计算是导航系统、三维图像处理、雷达信号预处理等领域的基本运算。本文采用CORDIC算法及全定制集成电路设计方法实现了一种浮点三角函数计算电路,其输出数据兼容IEEE-754单精度浮点数标准。本文首先介绍了CORDIC算法的原理,并根据性能优先的原则采用了流水线结构;然后给出了基于SMIC 0.13μm 1P8M CMOS工艺下的静态电路结构及版图设计。全定制CORDIC运算器的面积为605 284μm2,最长路径延时(SS条件下)为3.013ns。

摘要：针对现场可编程逻辑阵列(FPGA)器件规模日益扩大带来的FPGA编程下载电路扩展性和功耗问题,采用层次化和模块化方法设计编程下载全定制电路,引入新的器件"左""右"分区选择信号,去耦合列地址和帧地址,同时用硬件可编程思想设计字线/位线基本控制单元.实验结果表明该设计有效解决了FPGA编程下载全定制电路部分的扩展性问题,适用于同系列不同规模的FPGA设计,并且与常规设计相比,全定制配置电路即字线和位线控制电路在面积分别仅增加0.6%和0.1%的代价下,功耗分别降低了46.6%和49.6%.

摘要：基于灵敏放大器逻辑,采用全定制的方法,设计实现一种AES密码算法的SubByte模块.本文的设计能够实现电路的功耗与运算数据及操作顺序的无关性,从而能够有效地防止差分功耗分析攻击.本设计采用SMIC0.18um CMOS工艺,电路工作频率达到83.3MHz,其版图面积约为0.85mm2.因此,本设计可以广泛应用于高度安全性的对称加密运算设备.

摘要：介绍了一种支持32位精简指令集处理器中页式地址管理的存储管理单元(MMU)的设计与实现。该单元实现了完整的虚实地址转换功能和保护机制,支持固定映射和地址转换旁路缓冲器转换两种模式。该单元基于全定制设计方式完成设计,采用中芯国际0.18μm工艺。两次流片后的测试结果表明,采用此设计的32位微处理器可以正常地完成所定义的各类存储管理功能,可以正常地启动和运行Linux操作系统。

摘要：对乘法器的多种实现方式作了综合比较 ,分析并实现了一种 32位全定制高速乘法器 ,该乘法器与 Synopsys DesignWare相应的乘法器相比速度快 14 %左右 .最后对 ASIC设计者选择不同用途的乘法器提供了相应的准则 .

摘要：采用一种加速全定制IC设计的方法,完成了基于CSMC(华润上华)0.5 μm工艺的32位加法器的设计。使用动态差分多米诺逻辑,实现了基于Brent-Kung树结构的超前进位加法器;采用Mentor Graphics Advance MS仿真软件,加速进行Spice网表的仿真和版图后仿。仿真结果验证了Spice网表的正确性,得出加法器在版图后仿的关键路径延时为4.62 ns,整个设计流程可以应用于其他一些重要核心单元的全定制设计。

摘要：本文介绍了一个带定向通路的十读六写寄存器文件在0.18μmCMOS工艺下的全定制设计,与基于标准单元半定制寄存器文件相比,面积和功耗都缩小了近一半,延迟从2.34ns减小为1.2ns。在建立视图时,通过采用伪时序建模的方法大大减小了建模的工作量。该设计已运用于YHFT系列DSP芯片中。

摘要：熊猫EDA系统-九天系列工具(简称"九天EDA工具"或"Zeni")为设计师提供了一套功能全面、性能强大、界面友好且操作简便的EDA设计平台,本文将对此系列工具进行详细介绍。

摘要：随着集成电路制造工艺水平的不断提高,使得0.18um及更小尺寸的设计成为可能,但是由于信号完整性问题而导致的流片失败使得整个设计的成本大幅度上升。如何避免出现信号完整性问题是设计工程师所面临的巨大挑战。本文介绍了0.18um工艺下进行全定制版图设计中所遇到的信号完整性问题,并对其进行了分析。

摘要：随着集成电路规模的不断增大,工艺尺寸的不断缩小,各种短沟效应及互连效应对电路性能的影响日益加重,时序收敛成为设计者面临的最棘手问题之一。时序验证是对电路的时序特性进行分析,检查设计能否满足性能要求,它在验证工作中占有非常重要的地位,是辅助设计人员寻找电路性能瓶颈的最主要手段。针对静态时序分析(STA)的应用,本文提出了为全定制单元建立时序模型的方法。这个方法考虑了信号渡越时间和输出负载的影响,经实验证明这个方法是可行的。