摘要：在分布环境下高度精确、可靠并且具有容错和检错能力的全局时钟是并行和分布式计算机监测系统中一个极其重要的组成部分 ,它直接决定了分布环境下监测工作的精度以至最终的监测分析结果 .本文以并行和分布式计算机监测系统 MS- 1为例 ,介绍了一种全局时钟设计方案 ,这种设计方案结合数字技术和锁相技术 ,采用容错和检错设计 ,具有理想的精度和可靠性以及很低的连接成本 .事实上 ,该时钟的设计思想可适用于任何分布式实时系统 .

摘要：针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 mm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150~400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。

摘要：本文分析总结了时钟对数字电路系统设计中以及对整个电路性能和功能的影响。电路系统中对时钟处理应优先考虑同步电路设计,对于一个设计项目来说,在可能的情况下,一定要使用全局时钟。良好的时钟处理策略是任何数字系统长期稳定工作的关键基础。

摘要：在CPLD/FPGA芯片编程设计时,通常需要用时钟来控制系统中各模块协调工作,如果时钟设计不当,在极限温度、电压或制造工艺偏差的情况下将导致错误的行为,并且调试困难。本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时钟进行分析探讨,以求在设计电路中消除毛刺,提高电路系统的稳定性。

摘要：针对SRAM型FPGA在航天空间环境下容易受单粒子辐射效应影响的特点,介绍了反熔丝FPGA在航天多路数据采集领域的优势,并简述了Actel反熔丝FPGA A32200系列的特点。由于反熔丝FPGA内部的时序电路设计和全局时钟控制与其他FPGA相比有所差异,在设计不当时会出现时钟的不稳定状态,特别是在特定的环境下可能会出现时钟偏斜现象,导致电路时序处于临界或紊乱状态。通过在FPGA程序中利用状态机和全局时钟引脚分配这种方法达到控制全局时钟的目的、并对扇出做出相应的设计,避免了在特定环境下的时钟偏移问题。最后通过抗辐射试验验证了程序及设计的可靠性,表明该设计满足抗辐射要求。

摘要：简要分析了DSP+FPGA系统的特点和优越性,并且结合一个实时信号处理板的开发,提出在此类系统中,FPGA设计的几个关键问题,并且给出了详实的分析和解决方案。

摘要：为增强嵌入式系统安全,提出了一种在操作系统及应用程序启动前对处理器内部中断控制器的自检测技术。分析PowerPC系列较为先进的MPC8641处理器内部中断控制器、全局时钟结构,介绍各类寄存器用途、初始化方式及中断产生原理;以此为基础,设计出一套完整的对中断控制器的自检测算法。模拟算例结果表明,该算法有效且可行,为解决系统启动前的安全问题提供了可靠的模型及算法。

摘要：0引言我们在上篇中和大家探讨了用户在进行大规模复杂SoC设计原型验证时在全局时钟及复位同步,大规模设计分割以及高速接口与先进Memory控制器IP验证等方面遇到的关键困难,并提出了相应的解决方案帮助用户来克服这些困难。接下来我们会和用户探讨在大规模复杂SoC设计原型验证时用户常常会面临的大规模设计调试,系统部署与组网检测以及多用户多平台管理的挑战,并提出相应解决方案,来帮助用户应对这些挑战,缩短SoC的原型验证周期。

摘要：0引言随着当今SoC设计规模的快速膨胀,仅仅靠几颗当代最先进的FPGA已经无法满足原型验证的需求。简单的增加系统的容量,会遇到系统时钟复位同步,设计分割以及高速接口和先进Memory控制器IP验证等多重困难。此时,一个商用成熟的能解决以上多重挑战的通用高密原型验证系统方案显得十分有必要。本文主要分析了用户在进行大规模SoC设计原型验证过程中在全局时钟及复位同步,大规模设计分割以及高速接口和先进Memory控制器IP验证等方面遇到的困难,并提出了相应的解决方案来帮助用户来克服这些困难。

摘要：介绍了FPGA设计中的同步设计技术及实现,给出了FFT运算实例,比较了采用FPGA同步设计前后FFT运算速度的不同,通过比较采用同步设计前后FFT运算速度的不同,可以看出合理采用FPGA同步设计技术可以大大提高系统工作频率．