摘要：提出了一种基于FPGA实现的全并行结构FFT设计方法,采用X IL INX公司最新器件V irtex II P ro,用硬件描述语言VHDL和图形输入相结合的方法,在ISE 6.1中完成设计的输入、综合、编译及布局布线,并用M od-e lS im和M atlab对设计作了联合仿真。结果表明,通过利用FPGA器件中大量的乘法器、逻辑单元及存储器等硬件资源,采用全并行加流水结构,可在一个时钟节拍内完成32点FFT运算的功能,设计最高运算速度可达11ns,可实现对高速A/D采样数据的实时处理。

摘要：针对传统单斜式模数转换器(Analogue-to-Digital Conversion,ADC)和串行两步式ADC在面向大面阵CMOS图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行两步式ADC设计方法,该ADC设计方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时针对两步式结构在采样过程中的电荷注入和时钟馈通问题,提出了一种基于误差同步存储技术的误差校正方法,消除了采样电路非理想因素对ADC性能的影响.本文基于55 nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压为3.3 V,数字电压为1.2 V,时钟频率为250 MHz,输入信号为1.472 V的设计条件下,本文设计实现的13 bit ADC转换时间为512 ns,DNL(Differential NonLinearity)为+0.8/-0.8LSB,INL(Integral NonLinearity)为+2.1/-3.5LSB.信噪失真比(Signal to Noise and Distortion Ratio,SNDR)达到70 dB,有效位数为11.33 bit,列级功耗为47μW.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,使ADC转换速率提高了74.4%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

摘要：基于0.18μm CMOS工艺,研究并设计了一个精度为6比特、采样率为2 Gsps的全并行超高速模数转换器(ADC),发现并解决了门限限速效应(TLSE),进而提高了ADC的电压比较器的工作速度,并利用平均终端法减小了电路非线性失真。采用分段编码方式,使电路规模和速度都得到了优化。通过SMIC实现流片,有效面积为0.48mm^2。实测结果表明,该ADC芯片的最小分辨率为10mV,最高采样率可达2.2Gsps。最高采样率下有效位达到5.6比特,总功耗310mW。

摘要：设计和实现超高速快速傅里叶变换器(FFT)在雷达与未来无线通信等系统中具有重要意义。该文提出首个全并行架构的FFT处理器,其避免了复杂的路由寻址以及数据访问冲突等问题,基于较大基进行分解降低运算复杂度。由于旋转因子已知和固定,大量的乘法转化为了定系数乘法。同时由于采用了串行的计算单元,在达到全并行结构的高速度同时硬件复杂度相对较低;所有的硬件计算单元处于满载的条件,其硬件效率能达到100%。根据实际的实现结果,所提出的512点FFT处理器结构能够达到5.97倍速度面积比的提升,同时硬件开销仅占用了Xilinx V7-980t FPGA 30%的查找表资源与9%的寄存器资源。

摘要：介绍了一种基于0.35μm CMOS工艺的4位最大采样速率为1GHz的全并行结构模数转换器的设计.因为在高采样率的情况下,比较器的亚稳态问题降低了模数转换器的无杂散动态范围,在本次设计中对其进行了优化.后仿真结果表明,输入信号为22.949MHz,在1GHz采样率的情况下,信噪比达到25.08dB,积分非线性和微分非线性分别小于0.025LSB和0.01LSB,无杂散动态范围达到32.91dB.芯片采用具有两层多晶硅的0.35μmCMOS工艺设计,总面积为0.84mm2.

摘要：针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

摘要：针对IEEE802.11a协议物理层高速卷积码解码器最高54M速率的需求,设计了高速Viterbi译码器。首先提出一种新型基四的Viterbi译码算法,采用大量存储器代替运算逻辑单元,提高速度;同时对回溯算法也作了改进,使用IP核双口RAM完成高速回溯。接着通过算法仿真完成算法的验证,采用优化的硬件实现方案,以64路全并行结构完成了高速基四算法的Viterbi译码器的设计,并将该设计应用到实际工程中。

摘要：智能干扰技术已成为认知电子战的重要研究方向。文中研究了对抗场景下最优干扰与有限资源分配的策略优化问题,通过设计一个可以自适应调整干扰策略的认知干扰器,选择出当前状态下最优的干扰参数,满足干扰资源分配的实时性和有效性需求。为了进一步降低干扰能耗,引入了干扰持续时间这一干扰参数,同时考虑了能量有限的约束条件。此外,为加快干扰机的学习速度,还提出了一种具有平行学习独立决策功能的深度强化学习干扰资源快速分配算法。仿真结果表明,所提算法能够在满足干扰效果的前提下,其干扰能量利用率和训练速度均优于其他的深度强化学习干扰算法,同时对比差距会随着干扰决策空间维度的增加而扩大。

摘要：一个超高速A/D转换器往往是一个大功耗,高集成度的IC器件,要想实现超高速A/D转换功能,在制作工艺不变的情况下,电路的结构自然成为ADC设计者所面临的首要问题。

摘要：针对目前单进程和半并行的气象数据加工处理方式存在时效差、延迟高的问题,设计了一套全并行算法,该算法利用ASCII码将数据文件名转换为一个固定值,通过哈希函数中的除留余数法将数据分配给任务数最少、处理速度最快的子节点。为了加快数据的处理速度,将每一个大数据包切分为多个小数据包,将小数据包调度到不同的节点进行处理,待数据加工处理完之后以消息的形式告知消费者。测试结果表明,在相同的硬件资源条件下,使用全并行处理方式比单进程处理方式的效率提升了约9倍,比半并行处理方式的效率提升了约1.54倍,在实际业务应用中取得了良好的效益。