摘要：针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。

摘要：采用开-闭环结合模式的全数字延迟锁相环(ADDLL)兼具快速锁定优势和动态跟踪能力。将相位转换技术应用在一种具有双精度延迟线的开-闭环结合ADDLL中,可将其延迟链中的延迟单元数量减少一半,并减少时间数字转换器所需的触发器个数。运用中芯国际55 nm工艺的仿真结果表明,在1.25 GHz工作频率下,提出的结构仅需10个周期就能实现快速开环锁定。同时,该结构还可在闭环模式下实现对相位锁定的动态跟踪保持,测得的输出峰-峰值抖动仅为1.05 ps。

摘要：本文介绍一种可配合DDR3 SDRAM物理层所需基于标准单元的全数字延时锁定环。该ADDLL对DDR3 SDRAM物理层的可集成性和先进工艺的兼容性效果很好,可以减少DDR3 SDRAM物理层的设计时间和设计复杂度,非常适合So C芯片使用。该设计采用40nm CMOS数字工艺实现版图,工作频率范围在667Mbps-1.6Gbps,闭环特性可以跟踪工艺、电压、温度的变化。仿真结果表明该设计产生符合DDR3SDRAM控制器规范所要求的一段固定延时(t SD),来保证DDR3 SDRAM控制器能够正确捕获存储器输出数据信号。