摘要：为了提高AES的处理速度,提出了AES的全流水线设计思想.通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计.实验结果表明:在EP4CE40F29C8的FPGA芯片上执行AES加解密运算,其吞吐量达到7.2 Gbps.在全流水线架构下,双通道的设计思想使得流水线上的所有数据块处于高效工作状态,系统在低成本的前提下实现了性能的大幅提高.

摘要：AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模型。模型中改进了ae数据块和轮运算的硬件设计结构,有效地提高了AES硬核的计算性能。在Altera公司EP4CE40F23C6FPGA上的硬件实现结果显示,该AES硬核的硬件资源消耗为6413个LE和80个M9K,工作频率为310MHz,计算吞吐率为9.92Gbps,获得了非常好的计算加速效果。

摘要：根据三重数据加密算法(3DES)的原理,采用全流水线和有限状态机,实现了基于现场可编程门阵列(FPGA)的3DES电路的仿真.基于Cyclone系列的EP3C40F780C6型FPGA芯片,采用自顶向下的设计思想进行电路的模块划分,有效的完成了3DES算法的总体结构和各个子模块的电路设计.利用超高速集成电路硬件描述语言(VHDL)完成了3DES加密算法的编写,并利用Altera公司的QuartusⅡ9.0综合工具对电路进行了仿真验证及逻辑综合.结果表明,该设计基本实现各模块的功能,获得了稳定的加密性能.

摘要：本文给出了基于FPGA的DES/3DES加密算法高速实现方法,设计中都采用了全流水线的方式来实现,大大的提高了系统的工作频率,模块用硬件描述语言Verilog实现,经过功能仿真,得到正确结果,最终下载到FPGA芯片中,验证结果。