摘要：阐述分频器HMC365G8的自激表现,分析产生的原因,提出解决方案。元器件自激是电路设计、调试过程中经常会遇到而又捉摸不定的故障现象,通过对特点、规律的分析,有利于自激现象的排查。

摘要：采用0.18μm CMOS工艺设计并实现了1∶2静态分频器。设计中为达到高速率和高灵敏度,对传统的SCFL结构D触发器进行了拓扑及版图优化。测试结果表明,电源电压为1.8V时,该分频器最高工作频率高于10.5GHz,最低工作频率低于2.5MHz(受测试条件限制),输入信号0dBm时的工作频率范围为2.5MHz～9.4GHz,芯片核心功耗9mW,核心面积50μm×53μm。

摘要：设计了一种基于电流模逻辑结构(CML)具有宽频率覆盖范围的二分频器。针对CML电路无法在低频段稳定工作的问题,在传统的CML电路结构中加入了偏置电路,提高了电路的响应速度;并加入了差分结构的电容阵列,在高频段采用较低的输出电容负载,在低频段采用较高的输出电容负载,拓宽了分频器的工作频率范围;同时减少了开关管的使用,有利于降低芯片的面积和功耗。基于TSMC 0.18μm RF CMOS工艺进行了仿真验证。仿真结果表明,在电源电压为1.8 V,输入频率范围200 MHz~11 GHz的情况下,二分频逻辑功能正确,可实现宽的频率覆盖范围。

摘要：一种具有通用性的半整数及整数分频电路,应用模块化的思想以及参数化的设计方法,在FPGA实验开发平台上得以实现,通过对具体参数的简单修改就可应用于不同场合,实验仿真以及仪器测试结果均取得了良好的效果。该设计通用性较好,可以应用于各种数字电路系统设计中。

摘要：根据多种GaAs单元电路的工作特点,设计了两个基于 GaAs BFL单元的 2 分频器,单元结构简单,工作频率高,功耗低。模拟仿真的结果显示,其工作频率分别可以达到40 GHz和25 GHz。

摘要：针对射频锁相环频率合成器对高速度和低噪声方面的要求,提出了一种适用于射频锁相环频率合成器的可编程分频器的设计方案.电路采用12级级联反馈的双模分频器结构,可以实现小于或等于8 191分频的任意分频比.基于JAZZBC35 BICMOS工艺,进行电路的设计和HSPICE仿真,在2.5 V电源电压下,功耗为1 mW.设计的可编程分频器具有大的分频比范围和良好的稳定性、灵活性,同时具有高速、低噪声等特点,适于高速锁相环频率合成器的应用.

摘要：设计了一种应用于频率综合器的低功耗宽分频比分频器,该电路为国家电网SG-Long Rang无线传感网SOC芯片的频率合成器的关键组成部分。该分频器采用深亚微米BiCMOS工艺,包括第一级分频比可扩展的六级2/3双模分频器级联的可编程分频器;第二级8/9双模预分频器和7位脉冲吞咽计数器;第三级16/17双模预分频器和9位脉冲吞咽计数器。分频比设置范围从8~8703,可覆盖SG-Long Rang无线传感网200 MHz~3 GHz频段。

摘要：提出了一种基于共振隧穿二极管的新型边沿触发D触发器并将之用于构成二进制分频器.详细讨论了设计过程,用SPICE验证了电路的功能,并和已有的设计进行了比较.由于利用了共振隧穿二极管高度的非线性,同CMOS分频器相比,电路中元件的数量可以减少一半.

摘要：针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器。基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器。提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围。此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围。电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8~36.3 GHz频段内完成二分频功能,达到45.7%的锁定范围,电路的功耗为3.54 mW(不含buffer)。