摘要：针对传统单斜式模数转换器(Analog-to-Digital Converter,adc)和串行两步式adc在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行adc设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,adc的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进adc,本文提出的方法在保证低功耗、高精度的同时,adc转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

摘要：针对传统单斜式模数转换器(Analogue-to-Digital Conversion,adc)和串行两步式adc在面向大面阵CMOS图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行两步式adc设计方法,该adc设计方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时针对两步式结构在采样过程中的电荷注入和时钟馈通问题,提出了一种基于误差同步存储技术的误差校正方法,消除了采样电路非理想因素对adc性能的影响.本文基于55 nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压为3.3 V,数字电压为1.2 V,时钟频率为250 MHz,输入信号为1.472 V的设计条件下,本文设计实现的13 bit adc转换时间为512 ns,DNL(Differential NonLinearity)为+0.8/-0.8LSB,INL(Integral NonLinearity)为+2.1/-3.5LSB.信噪失真比(Signal to Noise and Distortion Ratio,SNDR)达到70 dB,有效位数为11.33 bit,列级功耗为47μW.相比现有的先进adc,本文提出的方法在保证低功耗、高精度的同时,使adc转换速率提高了74.4%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.