摘要：提出一个新的针对剩余数模集合{2n+1,2n+1+1,2n},快速的符号检测算法。该符号检测系统仅由3个单元组成,一个n位宽度的仅为保留加法器单元,一个n位比较器单元和一个n位前缀加法器单元,其中进位保留加法器和比较器单元是并行的。实验结果表明,相比于其他剩余数符号检测系统,平均速度提高了约36%,面积相对保留约63%。

摘要：作为后量子签名算法Falcon的核心部件,剩余数系统对算法的密钥生成模块中求解NTRU方程有重大意义。本文介绍了RNS的FPGA实现方法,深入研究其剩余数生成、循环群求逆模块以及剩余数还原模块,提出高效的硬件设计思路与结构,采用并行结构设计算法主体框架,利用循环迭代进行优化,并在芯片上进行综合,给出算法整体改进方案,实现剩余数系统在六轮升降环中的全部的应用,并进一步提高数据量,完成模数生成模块十轮升降环应用的硬件实现,算法整体使用较少的逻辑资源,并在运算速度上有进一步的提升。

摘要：基于四模余数系统的FIR滤波器将一个滤波系统分为4个彼此独立,互不影响,并行运算的子滤波通道,消除了各个子运算通道之间的进位链,加快了计算的速度,提高了滤波精度。所有模都具有2n和2n±1的形式,电路完全基于组合逻辑电路来实现。结果表明,无论在功耗,速度,实现复杂度等方面,采用余数系统构建的FIR滤波器都优于于传统二进制FIR滤波器。

摘要：针对混合基算法无法同时处理多个模而导致基于此算法的剩余数至二进制数转换器面积和延时较大的问题,提出了一个基于中国余数定理的高效并行的转换算法,并给出了相应的电路实现.该算法采用五基数模集合{2n-1,2n,2n+1,2n+1-1,2n-1-1}同时处理5个模,消除了所有超过动态范围的项,电路完全由加法器构成.实验结果表明,相比同类的转换器,文中的转换器节省了12%的面积,并使计算速度提高了14%.

摘要：针对BFV全同态加密算法,在Zynq平台上设计了一种高效实现方案。该方案结合负包裹卷积与数论变换(NTT)算法,优化并加速了多项式乘法的过程。同时采用流水线设计思想和并行化硬件电路架构,加速BFV算法的RNS实现。系统采用AXI-DMA传输机制高效地实现了ARM和FPGA之间数据传输。在Zynq Ultra‐Scale+MPSoC ZCU102平台上测试,系统在200 MHz时钟频率下,执行一次同态加法的平均耗时为0.024 ms;执行一次同态乘法的平均耗时为5.779 ms,其中包括0.874 ms的密文传输时间。与SEAL库和OpenFHE库的实现相比,所提方案的同态加法实现了4.63倍和6.79倍的效率提升,同态乘法实现了4.43倍和2.95倍的效率提升,这为全同态加密算法的实际工程实现提供了重要参考。

摘要：针对大动态范围剩余数系统,给出了一个新的4基数模集合{2n-1,22n+1,2n+1,2n-1},基于新中国余数定理1实现了该模集合的剩余数至二进制的高效并行转换算法,并给出相应的转换器电路实现.与同类模集合反向转换器相比,文中提出的转换器电路完全由加法器构成,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率.

摘要：针对剩余数系统需要大动态处理范围的问题,提出了一个新的4基数模集合;并给出了相应的剩余数至二进制数转换算法和硬件实现。该算法采用4基数模集合{2n-1,2n+1,2n,22n-1-1},每个模的形式都具有2n±1的形式,模的动态范围达到5n-1;算法基于新中国剩余数定理2实现,模集合的乘法逆元全部属于闭合形式,硬件电路完全基于加法器构成。与同类模集合反向转换器相比,提出的转换器电路完全基于加法器构成,明显减小了转换器的电路延迟,有效地提高了集成度。

摘要：文章提出了一种有效的模(2n-1)余数乘法器实现的算法及其VLSI结构,其输入为通常的二进制表示,因此无需另外的输入数据转换电路即可用于数字信号处理。通过利用模(2n-1)运算的周期性,简化其乘积项,并重组求和项优化结构,以减少路径延时和硬件复杂度。较之同类设计,该结构更加规则,且具有更好的面积和速度性能。

摘要：针对目前缩1码模2n+1乘法器的优缺点,设计出一个有效的缩1码模2n+1乘法器。该模乘法器是由改进的基-4 Booth编码模块、规整的缩1码进位保留加法器树以及缩1码模加法器构成,部分积的个数减少到n/2+2个,具有统一的编码电路,简单的校正项生成电路,较快的计算速度,尤其是能够处理操作数和结果为0的情况,实现了操作数的全输入。比较结果表明,该模乘法器在同类型模乘法器中以最少的面积获得了更快的速度。

摘要：针对目前剩余数系统所处理数据动态范围较小,而且剩余数至二进制转换器的面积和延迟较大等方面的问题,基于新中国余数定理Ⅱ提出了一个高效并行转换算法,同时给出相应的电路实现。该算法采用模集合{2n-1,2n+1,22n,22n+1-1},可同时处理4个模,处理数的动态范围达到6n+1位。乘法逆元简单,电路完全由基本的加法器构成,硬件实现容易。分析实验结果表明,相比同类模集合反向转换器,文中提出的转换器的面积节省了39.4%,速度提高了47.4%。