摘要：从广义Chiplet互连设计出发,重点研究BGA区域孔串扰分析方法和优化措施。提出以单元阵列孔建模计算作为全芯片BGA区域孔串扰评估方式,进一步根据不同布线层互连分析需求构建了多层扇出的孔建模平台。单元阵列孔建模分析结果和多层扇出孔阵建模分析结果相互印证,说明以单元阵列作为串扰评估最小单元是准确的,多层扇出孔阵建模方式是高效可行的。采用多层扇出孔阵建模平台对2种BGA封装管脚对应的PCB孔串扰进行了对比分析。结果显示,在封装管脚设计时,提高邻近信号孔间距与邻近信号孔地孔间距比例比增加地孔数量和管脚间距更能有效地抑制串扰。

摘要：为提高多核密码处理器执行ECC算法的速度,在分析ECC算法运算特征的基础上,提出结合向量、超长指令字和超标量的并行层叠执行结构,该结构支持ECC算法数据级、线程级和任务级的并行计算。设计ECC单元阵列流水线微结构、中断控制电路、资源配置表、任务分配列表以及数据输入输出管理单元。通过高并行度算法在ECC单元阵列上的映射实验和性能分析验证了该设计对多核的ECC算法计算性能提升明显,适配灵活性更强。

摘要：针对在设计和开发功能安全相关产品中控制失效的要求及标准中推荐的控制失效的技术和措施的建议，详述了控制随机硬件失效中对可变内存RAM进行诊断测试的Galpat测试法和March 测试法，并分析了这两种测试方法可测试的RAM故障类型，以及如何选择可变内存诊断测试方法。最后对控制系统性失效的部分技术措施进行了解析。

摘要：基于70 V高压双极型工艺,设计了一种中大功率达林顿阵列版图结构。该结构适用于单片高压功率器件输出级版图,采用单元阵列对称叉指结构,具有大电流驱动能力、散热均匀、稳定性好、面积利用率高等特点。叉指状发射极和基极保证了较高的速度,同时兼顾了阵列功率管的匹配性和对称性。叉指状基极的两侧式设计增大了有效发射极周长,提高了电流传导能力。改进后的等平面布线,降低了功率版图受布线台阶影响。版图设计经验证后,具有输出9 A大电流的能力。

摘要：Y2001-62948 0210630IEEE绝缘体上硅会议录=IEEE international SOI con-ference〔会,英〕/IEEE Electron Devices Society.-145P.(E) 本会议录收集了在麻省Wakefield召开的绝缘体上硅会议上发表的67篇论文,内容涉及SOI基三维集成电路,金刚石上硅基射频系统,CMOS/SOI实时红外场景模拟器,采用SOI工艺的智能卡电路。

摘要：Y2002-63059-5 0211649系统设计中的嵌入式存储器:技术、应用、设计与工具=Embedded memories in system design:technology,ap-plication,design and tools〔会,英〕/Keitel-Shulz,D.//2001 IEEE the 14th International Conference on VLSIDesign.-5～6(E)

摘要：二进制逻辑单元图形符号属于GB4728《电气图用图形符号》的第12部分,逻辑图属于GB6988《电气制图》的第7部分。由于逻辑图以二进制逻辑单元图形符号为基础,故本文先对二进制逻辑单元图形符号标准作一简要介绍,然后再来说明二进制逻辑单元图形符号在逻辑图中的应用及逻辑图的绘制方法。