摘要：为解决卷积神经网络中卷积运算耗时长、运算复杂的问题,针对卷积运算的并行性特征,提出一种基于分块的流水线加速方法,并基于该方法在System Generator上进行了电路设计。通过在FPGA(Field-programmable Gate Array)上进行实验验证,该设计模型能正确输出卷积运算结果;在结构和输入数据相同的情况下,该设计模型在计算速度上相比于普通CPU最高可加速258倍,相比于服务器级CPU提高了近40倍,具有良好的加速效果。

摘要：针对“信号与系统”中卷积运算教学面临的问题,提出了卷积运算案例教学法。该教学法先介绍卷积运算理论知识,再介绍卷积运算的应用案例。通过自主设计的室内混响声学应用案例来学习卷积运算的典型应用,并且在Matlab和AU软件中演示。实际教学表明,该教学法能取得很好的教学效果,既能使学生更好地理解和掌握卷积运算,又能提高学生的学习兴趣。

摘要：为解决卷积神经网络中卷积运算耗时长、运算复杂的问题,分析卷积运算的数据路由方式,提出一种多数据流并行卷积运算方法,实现卷积运算加速引擎的设计。通过在FPGA上进行实验验证,该设计能正确输出卷积运算的结果,相比已有加速器设计,所需寄存器数量减少30.6%,节省了逻辑资源,缩短了数据传输带来的时延,运算速度提升了7.37%,能够有效加速卷积运算完成。

摘要：针对图像加密过程中存在的明文敏感性弱和安全性问题,利用混沌系统的复杂性和卷积运算的置乱扩散操作,设计了一种新型的图像加密算法。首先构造具有复杂度高、随机性强等特性的广义三阶Fibonacci混沌系统,将明文图像像素的平均值作为广义三阶Fibonacci序列的初始值,使明文敏感性更高,中间密钥随明文自适应变换;然后将置乱后的图像与复合混沌系统做卷积运算,使任一像素点的信息隐藏在周围像素点中,特定的明文可以破解置乱但无法破解卷积运算,能有效抵抗选择明文攻击;最后通过异或扰动生成密文图像,使密文像素值更加均匀。实验结果表明,所提算法有很好的置乱扩散效果和足够的密钥空间,能抵抗穷举、差分和选择明文攻击。

摘要：针对现有多忆阻器阵列集成架构中存在的数据加载、读出效率低以及阵列协同灵活性差等问题,提出一种高效率、高灵活度的阵列互连架构。该架构所采用的数据加载策略支持多种权重映射模式下的数据复用,减少了片外数据访存需求;所采用的计算结果读出网络支持多个处理单元灵活组合实现不同规模卷积运算,以及计算结果的快速累加读出,进而提升了芯片灵活性和整体算力。在NeuroSim仿真平台上运行VGG-8网络进行的仿真实验表明,与MAX 2神经网络加速器相比,在仅增加6%面积开销的情况下,取得了146%的处理速度提升。

摘要：利用深度学习方法来处理探地雷达(Ground Penetrating Radar,GPR)数据以提高GPR B-SCAN双曲线检测准确率.为了解决数据集样本不够的问题采用循环生成对抗网络(Cycle Generative Adversarial Networks,CycleGAN)算法对GPR B-SCAN图像数据进行增强.采用Faster R-CNN算子来定位双曲线图像区域,充分利用双曲线结构对称性及其方向差异性特征,设计与之对应的卷积核模板,通过卷积运算实现对B-SCAN图像中双曲线目标的有效分割.对双曲线目标采用最小二乘法进行二次曲线拟合得到精确的双曲线图像.与基于迁移学习的方法、HOG算法以及基于Hough变换的B-SCAN检测算法等相比,本文方法得到的结果在综合指标度量F上是最优的.

摘要：面对企业会计财务核算过程中存在的数据误差问题,传统误差校正方法在网络噪声环境下,容易出现数据丢失情况,影响财务核算数据的误差校正效果,校正后的数据可靠性需要进一步提高.针对此问题,提出基于卷积神经网络的企业会计财务核算数据误差校正方法.首先,分解原始财务核算数据集合,确定财务核算数据是否存在误差;其次,以卷积神经网络为基础,设计财务核算数据分类模型,将含有误差的数据作为该模型的输入,利用模型内部卷积层和池化层,确定核算数据之间的关系;最后,在此基础上,预测核算数据下一状态变化,引入外控制量并求解,根据控制量的变化校正数据误差.实验结果表明:在网络噪声环境下,基于卷积神经网络的误差校正方法数据补偿效果好,数据方差小,数据辍出率在5%以下.

摘要：阐述一种CNN卷积加速器的设计,该加速器基于Xilinx ZCU102 MP SoC开发套件,使用3路AXI4CDMA进行数据传输。DDR数据读写效率影响CNN卷积运算效率,使用CDMA可以提高数据读写效率,减少CPU参与。AMBA AXI4接口协议具有高性能、大吞吐量、低延迟的特点,可以提升总线数据传输带宽。AXI4 CDMA IP核支持不同数据宽度和Burst长度配置,以适配不同系统AXI4总线接口,增加灵活性。SoC FPGA集成了片上ARM处理子系统PS和可编程逻辑单元部分PL,实现PS和PL数据高效交互。

摘要：在数字图像处理过程中,二维模板卷积是一种重要的操作.提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的可变模板滤波IP (intellectual property)核的设计方法,通过参数化的循环例化移位寄存器构建可灵活调整窗口大小的缓存结构,采用只读寄存器(read-only memory,ROM)载入模板滤波系数,并利用加法树模块实现快速累加.相比传统组合扩展方法,本设计充分节约了硬件资源,简化了电路设计,提供了便捷的调用接口,只需修改参数便可灵活调整卷积结构,适用于任意窗口大小、任意模板系数、任意图像大小和数据位宽的卷积运算,具有良好的通用性和可维护性.

摘要：近年来,卷积神经网络(Convolutional Neural Networks,CNN)在多个领域取得了快速的发展。然而受到传统冯·诺依曼结构中数据的存储模块与运算模块分离的影响,一定程度上限制了CNN性能的提升。本文介绍了一种以12T SRAM(Static Random-Access Memory,SRAM)单元为基础的存内计算结构。用于实现CNN中4bit输入与4bit权重的卷积运算。在CMOS工艺下对设计的电路进行仿真,在2GHz频率下实现了46.1~117.3TOPS/W(Tera Operation Per Second Per Watt,TOPS/W)的能效。