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基于FPGA的HEVC感兴趣区域编码算法研究与设计: 收藏
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引用; 《电子技术应用》2018年第7期44卷 52-55页; 作者：李申严伟夏珺崔正东柴志雷江南大学物联网工程学院江苏无锡214122 北京大学软件与微电子学院北京102600; 为了在保证视频质量的前提下降低视频编码码率,基于FPGA并行处理和HEVC视频分块编码的特点,提出一种基于块匹配的高斯背景建模-感兴趣区域(ROI)映射算法,并用于HEVC视频编码。通过基于块匹配的高斯方法建立背景帧后,利用SAD判别准则对...; 为了在保证视频质量的前提下降低视频编码码率,基于FPGA并行处理和HEVC视频分块编码的特点,提出一种基于块匹配的高斯背景建模-感兴趣区域(ROI)映射算法,并用于HEVC视频编码。通过基于块匹配的高斯方法建立背景帧后,利用SAD判别准则对视频帧的编码块进行二分类,进而映射到编码树单元(CTU);然后根据率失真特性对ROI区域和非ROI区域的量化参数进行自适应调整,并进入后续的HEVC编码过程。实验结果表明,在FPGA平台上该算法运行速度高达22 fps@1080 p;建模后提取的ROI映射CTU区域变质量编码可得到平均约10%的码率节省,视频质量保持稳定。; 来源：详细信息评论

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