摘要：采用阵列处理器的设计方法,提出了一种基于单指令多数据技术的可重构处理器.通过在ReMAP原型芯片实现二维离散余弦变换算法,重新设计乘法累加器、增加局部数据寄存器、增加处理单元间共享寄存器和分层次传输处理单元内数据,提出优化的ReMAP架构,并在现场可编程门阵列上完成功能验证.在Re-MAP架构上实现二维离散余弦变换以及绝对误差和的结果表明,优化的ReMAP架构支持多个算术逻辑单元,充分利用媒体算法的内在并行性,获得了较高的性能加速比.ReMAP架构的可扩展性可进一步提高性能加速比,满足媒体处理的应用.

摘要：提出了一种适合循环任务执行的可重构处理器.该处理器通过循环控制器实现循环的自动执行,并采用数据分发技术和不对称先进先出缓存(FIFO)技术,将可重构阵列内部数据传输效率提高8倍.在现场可编程门阵列(FPGA)系统上验证了活动图像专家组-4的高等视频编码(H.264)中整数反离散余弦变换(IDCT)、运动估计及活动图像专家组-2(MPEG-2)中的IDCT等多种媒体核心算法.相比于类似的结构,该可重构处理器在不增加阵列规模的情况下,性能平均提升3.5倍.

摘要：针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim。该仿真器基于3级软件框架层次搭建,设计了可快速仿真多种互联结构的互联模块、多种计算模型的控制模块等模块化功能单元,结合时钟驱动模块对全局系统结构的运行驱动,可快速搭建可重构处理器的目标仿真模型,验证其正确性和有效性,精确评估计算性能,具有可视化、易于调试的特点。经实际测试表明,ReSim对可重构处理器ReMAP-2架构的系统评估与验证予以良好的支持。

摘要：以主流FPGA为平台设计了一个可重构处理器.该处理器在与现有处理器内核全兼容的基础上,把指令总线和数据总线作为可重构部件的扩展接口,具有简单可靠的部件指令扩展规则、数据通讯方式和部件识别机制.重构操作的工作方式、数据保护机制也在设计中被充分考虑.

摘要：本文讨论一种针对图像信息处理应用的可重构处理器设计与实现。该处理器采用ＤＳＰ＋ＦＰＧＡ的混合计算结构，既具有制造完成后的可编程性，又能提供较高的计算性能，可适用多种实时图像信息处理应用的需要。文中还对动态重构的实现及可重构芯片设计等问题进行了较为深入的讨论，并用设计实例论证了作者的设计思想。

摘要：针对粗粒度可重构处理器的特点,提出一种二维离散余弦变换的设计方法,该方法在硬件资源受限的条件下,有效地挖掘了算法的并行性,结果证明算法在速度和资源利用率方面均达到了较好的状态,可满足实时图像编解码的要求。

摘要：提出了一种面向可重构处理器流水线的设计范式,并在clang编译架构的基础上添加新的语法,使得用新语法编写流水线程序的时候,能把代码量压缩为原来的10%~20%,并且让代码结构更加清晰和便于理解.

摘要：粗粒度可重构处理器以优良的结构和出色的性能日益受到广泛的应用,其丰富的运算资源为应用程序高效并发执行提供了可能.本文面向REmus II粗粒度可重构处理器硬件架构,首次提出一种基于模板的程序编译方法.从应用程序中的计算密集型代码出发,定义了程序模板的格式和规范,建立模板开发的设计流程,设计了面向视频图像处理的程序模板库.在此基础上,面向程序员设计了基于模板的程序语言标注技术,并最终完成了相应编译环境的构建.实验结果表明,该编译环境有效提高了编译后代码在可重构处理器上执行效率和编译速度.

摘要：基于LLVM编译器平台，针对一种多层异构粗粒度可重构处理器，设计了完整的任务编译器后端模块．针对这种处理器独特的访存机制，提出了一种新的中间数据结构ConfigIR，使得编译器可以完成计算密集型任务在可重构阵列上的调度，最终生成并行配置信息．对相关计算密集型任务的性能进行测试，结果表明相对于串行执行，该编译器管理下的可重构架构可以获得2～3倍的加速．

摘要：为满足现代雷达的高性能应用需求,文中提出并设计了一种可重构专用处理（RASP）架构.其采用非规则化微结构和混合重构策略, 有效提升了并行流水计算的性能;通过兵乓处理机制掩盖DDR读写时间,充分发挥了运算资源的效率.RASP作为硬件加速核嵌入华睿2 号DSP芯片并于TSM C40mn工艺下完成流片.测试结果显示,RASP完成1K（1024）点FFT的运算时间为2.57μs, 处理效率高达42% ,相比于NoC、MorphoSys、C6678、T4240等处理器,性能提升至1.9-30倍,效率达到1.25-4 倍.