摘要：在可重构结构评估模型的基础上,研究了在算法级估计可重构结构的面积、性能和功耗的方法。根据面积、性能和功耗,分两步搜索可重构结构的设计空间。首先,搜索结构域中每个结构实现所有算法时的最小代价,其次,在结构设计空间中搜索最优结构。该方法不依赖任何具体的架构,全面评价可重构结构的优劣,能快速获得全局最优的搜索结果。应用实例表明,在可重构结构设计初期,该方法能有效地指导可重构结构的设计。

摘要：针对三维高效视频编码过程中因数据量巨大而导致的计算时间长和硬件资源消耗大等问题,提出了一种基于可重构阵列处理器的四叉树编码单元(Coding Unit,CU)划分并行化设计方案。基于四叉树编码的循环嵌套分层结构,结合可重构阵列处理器分布式共享存储的特点,采用了数据级并行计算和流水线作业(功能并行)的思想进行加速。实现四叉树CU划分的并行映射与验证。结果表明,在不影响编码质量的情况下,该方案消耗较小的硬件资源,同时并行设计的加速比达到了9.64。与专用硬件相比,LUT资源消耗减少78%,REG资源消耗减少20%。

摘要：针对卷积神经网络(CNN)推理过程中计算量大、耗时长及硬件资源消耗高的问题,提出基于可重构阵列处理器的CNN加速设计方案。利用神经网络信息分布式存储特点,将处理元(PE)作为重构基本模块设计输入数据复用模式,减少内存访问次数从而加速网络推理过程,并实现不同规格卷积操作在可重构阵列处理器上灵活部署。在Virtex—6开发板上的测试结果表明:相比基于现场可编程门阵列(FPGA)实现CNN,本文实验LUTs资源消耗减少70%,FF资源消耗减少50%。时钟频率达到113 MHz,峰值运算速度达到1.8 GOP/s,与领域专用可重构处理器相比,运算性能提升19.7%。

摘要：针对三维高效视频编码(3D-HEVC)中,基于深度图的合成视点失真变化(SVDC)算法存在计算时间复杂度较高的问题,提出了一种在可重构阵列结构下基于混合粒度的SVDC算法并行化方法。首先,将SVDC算法分为虚拟视点合成(VVS)和失真值计算两个部分。其次,VVS部分采用流水线作业方式加速,而失真值计算部分采用两级划分加速:任务级——将合成后的图像按照像素点进行划分,指令级——将像素点内部的失真值按照计算过程进行划分。最后,采用可重构机制将VVS部分和失真值计算部分进行并行化处理。理论分析和硬件仿真结果表明,在执行时间上,采用4个处理单元(PE)的该方法具有2.11的加速比性能,与基于底层虚拟机(LLVM)和共享存储并行编程(Open MP)的SVDC算法相比,计算时间分别缩短了18.56%和21.93%。可见所提方法能挖掘SVDC算法的并行性,并结合可重构阵列结构特点有效缩短了SVDC算法的执行时间。

摘要：在分析低密度奇偶校验码(LDPC)算法的基础上,根据可重构思想,提出了一种支持12种模式LDPC的可重构结构。调用不同配置参数,重新组合译码器结构,实现可重构译码。利用接收到的移位配置信息,重构不同位宽的数据循环移位网络。采用NMS优化的TDMP算法,降低了系统硬件开销和系统级应用的复杂度,节省了芯片面积。该译码器基于TSMC 0.13μm CMOS工艺进行设计。结果表明,该译码器的最大时钟频率达240 MHz,最高吞吐率达1.568Gbit/s。相比于其他可重构结构的译码器,该译码器的芯片面积更小,支持的模式更多。

摘要：当前集成电路制造技术远远超过设计技术水平。现在单个芯片上能够提供的逻辑线路的门数,数量是如此众多,如何有效地充分利用这些门数,已经成为困扰计算机科研人员的一个难题了。何况新的制造技术还在继续层出不穷,原子规模级的开关线路虽然尚未成为现实,但是已经显示能够进一步提高芯片集成度的可能性。一旦成为现实,将进一步使这一个困扰设计人员的难题变得更加严重。近来出现了一种称为Cell Matrix（单元阵列）的新结构。看来这种新结构有可能解决这个困扰设计人员的难题。

摘要：数据中心的工作负载要求高计算能力、灵活性、能效和低成本。同时改善所有这些因素非常具有挑战性。为了推进数据中心超出商用服务器设计可以提供的能力,我们设计并构建了一个可组合、可重构的结构,来加速部分大型软件服务。结构的每个实例都由嵌入48台机器的半机架6×8二维环面高端Stratix V FPGA组成。每台服务器中都放置了一个FPGA,可以通过PCIe来访问,并用成对的10 Gb SAS电缆直接连接到其他FPGA。在本文中,我们描述了这种结构在1,632台服务器组(bed)的中等规模的部署,并测量了其在加快Bing搜索引擎方面的功效。我们描述了系统的要求和架构,详细介绍了关键技术挑战,以及使系统在出现故障情况下保持鲁棒性所需的解决方案,还有根据排名候选文档测量的系统性能、功率和弹性。在高负载时,一定范围内的可重构结构提高了每台服务器固定延迟分布的吞吐量排名95%——或在保持等效吞吐量时,减少29%的尾延迟。

摘要：H.264/AVC标准采用了4×4整数变换.本文针对4×4正反变换分别提出了两个新的二维直接信号流图.在此基础上,设计了一个支持多变换的可重构高性能二维结构.该结构无需转置寄存器.采用0.18微米CMOS工艺实现了该电路结构.结果表明,该结构同现有典型结构相比具有更高的效率.同采用三个独立的单一变换结构实现的ASIC相比,可重构结构以较少的效率下降(14.4%)获得了较大的芯片面积节省(61.1%).在100MHz的时钟频率下工作,该电路即可实时处理分辨率为4096×2048、每秒60帧的高质量视频序列.

摘要：由于深度卷积神经网络的卷积层通道规模及卷积核尺寸多样,现有加速器面对这些多样性很难实现高效计算。为此,基于生物脑神经元机制提出了一种深度卷积神经网络加速器。该加速器拥有类脑神经元电路的多种分簇方式及链路组织方式,可以应对不同通道规模。设计了3种卷积计算映射,可以应对不同卷积核大小;实现了局部存储区数据的高效复用,可大量减少数据搬移,提高了计算性能。分别以目标分类和目标检测网络进行测试,该加速器的计算性能分别达498.6×10^9次/秒和571.3×10^9次/秒;能效分别为582.0×10^9次/(秒·瓦)和651.7×10^9次/(秒·瓦)。

摘要：在世纪之交，市场环境动荡变化，全球各国纷纷研究和探索“新的制造模式”，提出了种种新思想，如敏捷制造、仿生制造和分形公司等．本文对分形公司的基本概念、结构和设计方法进行了介绍和探讨．