摘要：时钟频率的增加,使得芯片设计中的电感效应已经不能忽视。通过分析传输总线上的同步开关噪声(SSN)产生的机理,提出对总线输入/输出信号编解码,达到减少线间电感SSN的目的。并且将此方法用于解决一款OLED驱动芯片存在的SSN问题。

摘要：目前,数字集成电路朝着高功率,低电压的方向发展,电源地平面上的同步开关噪声成为高速设计的主要瓶颈之一。文章阐述了同步开关噪声的形成原理和产生问题,详细分析了现有抑制SSN的主要方法,最后通过结构图和仿真效果图重点介绍电磁带隙结构(EBG)的设计方法、研究思路和最新发展趋势.为今后的实际应用研究提供一定的参考指导。

摘要：从电源完整性(PI)的角度分析了抑制同步开关噪声(SSN)的有效途径——降低芯片供电电源的输入阻抗。使用目标阻抗法,并对给定最大去耦电容容值种类的条件下,使用频域对数法进行电源地分配网络(PDN)的优化。以XX电子控制器的PCB板为例,使用Ansoft SIwave及Ansoft Designer仿真软件,对复杂高速PCB板PDN进行优化设计,并通过时域观察优化前后SSN的抑制情况。仿真结果表明:通过优化PDN能够有效降低SSN。

摘要：同步开关噪声（SSN）对具有上百个输入／输出端口的高性能FPGA系统具有很大的影响，已经成为深亚微米设计所必须考虑的主要问题之一。由于没有考虑电压反馈效应，IBIS模型在仿真SSN时，总是过高估计电源噪声、地噪声和静线噪声。为提高IBIS模型仿真SSN的精度提出了一种改进的方法，利用自研发的工具SSWI（SSN simulation withIBIS）获得了自动IBIS优化模型。利用美国北卡州立大学开发的工具S2IBIS直接从SPICE模型中提取了IBIS模型，与SPICE模型仿真结果验证了该方法的有效性，采用该法可以提高IBIS模型仿真SSN的精度60％～70％。

摘要：为了解决印制电路板中由同步开关噪声（simultaneous switching noise,SSN）引起的高速电路信号完整性问题,通过把传统S桥相邻单元电磁带隙结构连接线的直线改为折线并采用多缝隙的单元结构,设计了一种新型S桥电磁带隙结构（electromagnetic band gap,EBG）。利用Ansoft HFSS软件对该EBG结构进行了数据仿真,并进行了电路实物的加工与测试,仿真结果与实测结果良好吻合。在抑制深度为-30 d B时,其阻带范围为0.2~9.8 GHz,相对阻带宽度为192%,与传统S桥EBG结构相比阻带宽度增加了2.8 GHz,可以更好地抑制同步开关噪声。

摘要：针对目前印制电路板中采用的同步开关嗓声抑制方法抑制带宽较窄、全向性较差、电源平面有效使用面积小、结构复杂及对信号质量影响大的问题,提出了-种基于螺旋谐振环结构的超宽带同步开关噪声抑制平面,具有结构简单、阻带宽、抑制方向具有全向性、无需周期性电磁带隙结构的特点.通过研究其等效电路模型,使用三维有限元法（FEM）对所设计的结构提取了S参数,并进行了频域与时域分析与仿真.仿真结果表明：所提出的结构其同步开关噪声抑制深度在-40dB时,阻带范围为0.13？20GHz,抑制带宽达到19.87GHz,有效降低了带隙中心频率;当注入噪声电压为1V时,可将噪声电压抑制到0.25mV;对比UC-EBG和PlanarEBG结构,在-40dB抑制深度时,抑制带宽分别提高了16.97GHz和17.73GHz.

摘要：随着集成电路的快速发展,同步开关噪声对系统电学性能的影响越来越大。本文介绍了一种减少同步开关噪声的设计方法,即基于对同步开关噪声简化模型的分析,采取先去除直通电流再降低输出级的电压变化率方法减小同步开关噪声,并通过时序控制逻辑电路和可控电压变化率电路来实现。

摘要：文章以栅格阵列封装(land grid array,LGA)模型为研究对象,分析了多层封装基板中的同步开关噪声(simultaneous switching noise,SSN)问题。首先利用频域仿真工具PowerSI得到了键合线和信号布线的S参数模型。然后通过在电路仿真工具HSPICE中加载封装结构的S参数模型和驱动器模型来仿真同步开关噪声。最后在设计中选取在多层基板上添加去耦电容的方式来减小同步开关噪声。仿真结果表明,通过在本LGA多层基板设计中添加110pF容值的去耦电容,可以较好地减少同步开关噪声,满足设计要求。

摘要：对高速基带传输中产生同步开关噪声的原因进行了深入分析。通过理论分析和试验数据,提出了抗同步开关噪声的方法。对于今后在高速基带设计中避免同步开关噪声有一定的指导意义。

摘要：针对某系统在调试过程中,FPGA控制芯片输出数据异常的现象进行了深入分析,发现在访问FPGA过程中,数据线产生同步开关噪声导致DSP不能正常访问;因此,对FPGA芯片的电路设计进行了分析,通过优化电源平面设计,改善电源滤波电容,降低输出驱动能力,提高了FPGA电路设计的可靠性,达到了预期效果。