摘要：提出了使用冗余态参与状态分配的分配技术。对存在冗余态的系统在采用了新的电路设计后，使之 不仅消除了无效状态和所谓自校正问题，而且由于状态分配更符合“Ａ－Ｈ建议”而获得较简单的电路结构。

摘要：介绍了时序逻辑电路的分析和设计方法 ,使读者在了解了组合逻辑电路设计的基础上 ,了解基本触发器、主从触发器和边沿触发器原理 ,能够分析、设计以触发器为核心元件 ,且与电路初态有关的时序逻辑电路。

摘要：提出了一种同步时序逻辑电路设计的新方法—次态方程联立法。该方法从状态表中获得次态方程 ,然后将所获得的次态方程与所用触发器的标准次态方程联立比较而直接得到触发器的激励函数。具体设计实例表明该方法简捷、高效 。

摘要：提出一种设计同步时序逻辑电路的新方法 .根据触发器 ( FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程 .具体设计实例表明该方法简捷、高效 。

摘要：在进行同步时序逻辑电路设计时 ,可在状态分配之后 ,先对状态表进行仔细的观察 ,然后可根据所选用的触发器的状态图 ,通过对触发器状态翻转条件的高度概括写出驱动方程 ;也可根据所选用的触发器的驱动表 ,利用卡诺图 。

摘要：提出了从状态转换图中直接求得触发器的置位和复位函数,从而确定触发器的驱动方程这样一种设计同步时序逻辑电路的新方法.设计原理简单,易于理解,适合于所有同步时序逻辑电路.

摘要：作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中“通过直接观察电路必须记忆的各个状态所产生的效果而合并状态”进行“状态简化”的方法。

摘要：常规同步时序逻辑电路设计步骤存在状态化简繁琐,自启动检查滞后等问题,导致电路设计工作量增大,极易出错。为此,对教学内容进行调整优化,给出了详细的优化步骤,并通过实例讲解设计方法的具体应用,原理简单,易于理解,使时序逻辑电路的设计过程更加直观、清楚。

摘要：本文对数字逻辑电路关于同步时序逻辑电路设计的关键步骤中 ,引入代数理论辅助设计作了一些探讨 。

摘要：BCD码也称二进码十进数。根据实际需求,BCD码产生了多种编码形式。选择不同的BCD码来完成电路设计,则逻辑电路会呈现出不同的结构和工作过程。本文选择同步时序逻辑电路设计中的一个具体实例,采用常见BCD码的六种形式分别完成一次完整设计,对比分析各种编码形式对逻辑电路设计的可靠性、自启动能力、电路结构和元器件利用率的影响。