摘要：提出了两种新的电路技术,在降低多输入多米诺“或门”的动态功耗的同时减小了漏电流,并提高了电路的噪声容限.采用新的电路技术设计了八输入多米诺“或门”并基于45nm BSI M4 SPICE模型对其进行了模拟.模拟结果表明,设计的两种新多米诺电路在同样的噪声容限下有效地降低了动态功耗,减小了总的漏电流,同时提高了工作速度.与双阈值多米诺电路相比,设计的两种电路动态功耗分别降低了8·8 %和11·8 %,电路速度分别提高了9·5 %和13·7 %,同时总的漏电流分别降低了80·8 %和82·4 %.基于模拟结果,也分析了双阈值多米诺电路中求值点的不同逻辑状态对总的漏电流的影响.

摘要：本设计实例描述了一种简单而有效的方法为连接在I2C总线上的设备提供光隔离（图1）。这个电路改进了早期的版本。（参考文献1）。 SDA和SCL处在I^2C总线的主区域。SDA1和SCL1在从设备区域。可以很容易对时钟线路进行光隔离，因为它具有从主设备到从设备的单向性。Q3是P沟道MOSFET．它为快速光耦合器IC2的LED提供电流，缓冲时钟线路。

摘要：设计并实现了一种用于FPGA配置的抗干扰维持电路,针对基于SRAM的FPGA配置单元易受噪声影响丢失信息的问题,提出了电压不稳定、低压状态下配置信息的抗干扰维持方案.在设计高面积效率配置单元、分析噪声容限的基础上,得出配置单元静态噪声容限随电源电压单调递增的关系,并进一步设计了基准、电荷泵以及电压比较控制电路构成的可切换电源反馈控制电路,实现了配置单元的稳定供电.仿真及测试结果表明,正常工作电压为2.5V的FPGA芯片能在1.8V低电压下维持配置信息,提高了FPGA芯片的抗干扰性能.

摘要：SDP是为"飞腾-迈创"DSP在65nm工艺下设计的一个核间数据共享存储器,容量为512×32b,端口数为2W/8R.针对SDP存储器写端口数少的特点,为减小面积,采用了分为4个2W/2R存储体的实现策略.为了提高存储单元的噪声容限,设计了读写端口分离的12管2W/2R存储单元,使得读写操作的噪声容限分别达到了333mV和274.7mV.采用层次式位线技术,提高了读写操作的速度,并降低了功耗.用全定制方法完成了2W/2R存储体的版图设计,并用Encounter完成了SDP存储器的总体集成.版图后的模拟结果显示,SS条件下的最大延时为750ps,TT条件下的功耗为45.2mW@500MHz.

摘要：介绍了一种由两个交叉耦合反向器构成的6-晶体管(6-T)存储单元的噪声容限分析方法。对6-T CMOS SRAM单元的稳定性作了分析及仿真。借助SPICE和MATLAB工具,对存储单元在数据保持和数据读取时的稳定性、数据写入过程中的可靠性及其之间的关系进行了深入研究。对可能影响噪声容限的因素,如单元比、上拉比、MOS管的阈值电压、位线预充电压、电源电压以及温度进行了仿真讨论,并从中得到合适的电路设计参数。流片结果表明,理论分析与实测数据相符。分析数据对基于CSMC 0.5μm CMOS工艺的SRAM电路设计优化具有指导作用。

摘要：利用休眠晶体管、多阈值和SEFG技术(源跟随求值门技术),设计了一种新型的p结构多米诺与门.HSPICE仿真结果表明,在相同的时间延迟下,与标准双阈值多米诺与门、标准低阈值多米诺与门和SEFG结构相比,提出的新型多米诺与门的漏电流分别减小了43%,62%和67%,噪声容限分别增大了3.4%,23.6%和13.7%.从而有效地解决了亚65nm工艺下多米诺与门存在的漏电流过大,易受干扰的问题.分析并得到了不同结构的休眠多米诺与门的漏电流最低的输入矢量和时钟状态.

摘要：为了设计高可靠性标准单元库的性能参数,需要对其最基本的单元模块反相器的性能参数进行研究.平衡考虑延时特性、噪声容限和功耗等方面的因素,首先确定反相器晶体管PMOS和NMOS的宽度比,然后根据设计需要确定具体的晶体管尺寸,提出了一套完整的确定反相器最小尺寸的方案.最后搭建一组逻辑电路验证所设计的反相器在延时特性和功耗方面体现出的优势,为深亚微米和纳米级标准单元库参数设计提供一定的依据.

摘要：本文对旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰（EMI）等几个方面问题，以及和模拟和数字布线的基本准则进行讨论与分析，并以12位传感系统为例对布局窍门的应用作说明。

摘要：过程控制计算机工程设计中应用最普遍的逻辑器件是TTL和CMOS器件,本文讨论在实际设计中如何选用这些器件。