摘要：传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大化压缩动态时序裕量从而获得性能提升。搭建了时序分析平台自动化获取指令时序;设计了一种时序编码策略,在不增加硬件开销的基础上将时序信息通过指令编码传递到硬件,并在硬件层设计了时序译码及仲裁电路,根据指令时序编码相应调节时钟周期,从而实现了指令级动态时序裕量压缩。在一款基于RISC-V指令集的超标量处理器上完成所提方法的仿真验证,结果表明,相比传统设计方法,通过该方法最高可获得31%的性能提升。

摘要：为了适应航空航天领域高分辨率图像识别和本地化高效处理的需求,解决现有研究中计算并行性不足的问题,在对深度卷积神经网络模型各层计算优化的基础上,设计了一款可扩展的多处理器簇的深度学习超长指令字(VLIW)处理器体系结构。设计中采用了特征图和神经元的并行处理,基于VLIW的指令级并行,多处理器簇的数据级并行以及流水线技术。FPGA原型系统测试结果表明,该处理器可有效完成图像分类和目标检测应用;当工作频率为200 MHz时,处理器的峰值性能可以达到128 GOP/s;针对选取的测试基准,该处理器的计算速度至少是CPU的12倍,是GPU的7倍;对比软件框架运行结果,处理器的测试精度的平均误差不超过1%。

摘要：研发x86兼容处理器的难点之一是微指令的设计与验证,一方面是因为微指令的开发设计复杂度高且容易出错,另一方面是因为微指令的仿真验证难于在整个设计完成之前独立进行。针对这些问题,文章提出构建一个可以满足微指令设计与验证需求的微指令开发平台。在该平台中,首先定义微汇编语言,提高微指令的编写效率,降低编写出错几率。然后构建微指令汇编器,支持将微汇编语言格式的微指令编译为二进制格式的微指令。最后构建微指令仿真器,可以对微指令进行独立仿真验证。文中使用SPLASH-2测试程序对提出的微指令开发平台进行了性能评估,微指令汇编器的编译速度约为400行/s,微指令仿真器的仿真速度约为60 KIPS。

摘要：采用FPGA(Field Programmable Gate Arrays)实现了一个超高速的32 k点的流水线FFT(Fast Fourier Transform)处理器.FPGA的工作频率为125 MHz,可以处理连续的1Gs/s(1 Giga-samples per second)的复数数据.该FFT处理器主要基于二维分解算法,采用MDF(Multi-path Delay Feedback)流水线结构,并结合MDC(Multi-path Delay Commutator)及SDF(Single-path Delay Feedback)结构的特点.处理器的内存资源消耗相对MDC结构有所减少,而运算速度相对SDF结构有所提高.建立了处理器的算法和设计模型,并根据模型对处理器的3个组成模块进行了优化以减小资源消耗.利用VHDL语言在Xilinx ISE工具上进行了设计,FPGA的布局布线结果验证了设计的可行性.

摘要：提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效.

摘要：针对目前快速傅里叶变换(FFT)处理器存储器访问算法复杂度较高,实现起来面积较大的问题,采用寄存器交换策略实现无冲突地址读写.以存储器迭代结构为主体构建FFT处理器结构,并设计了一种基于流水线的蝶形运算单元.根据基4蝶形运算数据选择的规律性,采用数据移位操作可以去除存储器中的地址解码器和控制逻辑.采用门控时钟降低系统的功耗.设计的FFT处理器通过SMIC 0.18μm工艺综合仿真,其面积为0.6 mm2,整个处理过程只需要60个时钟周期.在20 MHz的工作频率下,系统的平均动态功耗为7mW.该结构可以满足IEEE 802.11a的要求,并且具有小面积及高效的特点.

摘要：针对处理器的数据通路中的通路时延故障,提出一种基于指令集的处理器时延测试产生方法.对于每条指令提取出状态矩阵,并基于状态矩阵将通路分为功能不可测(FUPs)和潜在功能可测的(PFTPs).对PFTPs记录潜在测试指令(序列)组合,提取控制和数据约束,在门级进行有约束的非强健时延测试产生.最后的测试指令由控制指令(序列)+潜在测试指令(序列)+观测指令(序列)构成.

摘要：同时冗余线程(SRT)重复的取指过程加剧了I-Cache和取指部件的负担,冗余线程间的取指冲突还会严重影响处理器的整体性能。在深入分析SRT故障检测机理和性能瓶颈的基础上,提出间隔译码的同时冗余线程(SD-SRT),特点如下:用统一取指队列和间隔译码技术取代间隔取指技术,在保持容错能力的前提下明确消除了冗余的取指过程,有效缓解了取指部件和I-Cache的压力,进而提高了整体性能;用统一的寄存器分配和验证机制,取代复杂的RC-Buf结构。实验表明,SD-SST比SRT性能提高20%以上,取指次数降低43%。此外,SD-SRT还显著降低了硬件设计的复杂度。

摘要：研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20%的功耗。此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果。

摘要：为了解决数字VLSI实现BP网络时会引起矩阵转置和处理器内部数据通信的问题,提高可编程处理器的并行度,本文从硬件实现的角度,基于BP网络的算法特点,对这两个问题进行分析,设计了一种适于BP网络的并行度较高的可编程数字处理器的体系结构。该处理器基于分布式存储的SIMD结构,采用一维脉动阵列实现矩阵转置以及全联通的数据通路实现处理器的内部数据通信,减小这两方面引起的开销。该处理器在FPGA上进行了功能仿真,时钟频率为45MHz,与PC机、DSP、专用芯片等进行比较,实验结果表明BP网络在该处理器上运行可以达到较高的速度。