摘要：针对随机测量矩阵元素随机产生、不易于硬件实现的缺点,利用有限域上准循环低密度奇偶校验（QCLDPC）码奇偶校验矩阵的构造方法,设计了一种确定性的结构化稀疏测量矩阵。由于QC-LDPC码的信道编解码性能较好,故以此为基础构造压缩感知（CS）测量矩阵预计有较好的性能。分别用一维和二维信号的CS重建实验验证新矩阵的性能,结果表明,与常用的测量矩阵相比,在相同的重建算法和压缩比条件下,新矩阵对应的重建误差较低,在峰值信噪比（PSNR）的评价指标上有所提高（0.5~1 dB）。特别地,所提的确定性测量矩阵在结构上具有对称特性和准循环特性,如将其应用于硬件实现,可降低物理内存的需求量与硬件实现的复杂度。

摘要：针对低密度奇偶校验码(LDPC)的围长计算复杂度较高的问题,结合Dijkstra算法及Tanner图的结构特点提出一种快速检测围长的新算法,该算法的时间复杂度较低。与目前的算法相比,该算法不仅计算速度快,且能一次性给出围长的大小及所经过的边,避免冗余计算。最后,通过实例仿真验证了该算法的可行性和高效性。

摘要：本文给出Q矩阵的定义,在此基础上提出由Q矩阵构造的LDPC码新码族;研究Q矩阵的性质,根据Q矩阵的性质和变化形式,提出一种构造稀疏奇偶校验矩阵H的算法,同时给出一种基于Q矩阵的LDPC码编码器设计算法.模拟仿真表明,采用和积迭代解码算法,在0.5码率,6144码长,10-5以下误码率时,Q矩阵LDPC码目前的最好性能达到离香农限1.5dB.本文还研究了快速搜索Q矩阵的算法.如果对Q矩阵采用离线搜索,在线存储Q矢量的方式,可使构造H矩阵的计算复杂度为零,编码器算法复杂度与编码长度N成线性关系.Q矩阵LDPC码不同于现有其它结构LDPC码的独特之处在于,对码长和码率参数的设计具有高度灵活性,使其能与现有标准兼容.

摘要：本文提出一种基于等差数列构造LDPC码的新码类,称为D-LDPC码.文中给出了D-LDPC码的D矢量和D矩阵的定义,提供一个不含4线循环的确定结构的稀疏奇偶校验矩阵H的通用结构,提出一种递归形式的D-LD-PC码编码器设计算法.D-LDPC码的编码计算复杂度为O(M),低于卷积码的O(N)复杂度;在中、低码长,任意码率时,性能可与卷积码比美,甚至超越卷积码;编码参数设计灵活,既能与现有标准兼容,又能满足未来发展的需求.

摘要：由重复器、交织器、组合器和广义累加器组成的广义系统RA码,采用低密度奇偶校验码(LDPC码)的置信传播译码时,码性能受稀疏校验矩阵的小环影响大,而稀疏校验矩阵由编码器的结构决定。该文根据置信传播译码的无环要求,通过重复器、交织器、组合器和广义累加器的联合优化设计,给出了无4环的广义RA码的奇偶校验矩阵设计方法。研究结果显示,该方法实现简单,实用性强,设计的广义RA码编码增益大。

摘要：通过分析LDPC码在Tanner图中的环在校验矩阵中形状的基础上,提出了四环、六环的检验算法。针对LDPC码的短环对码性能有重要影响,提出了1种围数为8的LDPC码的设计。算法首先对3个不同的子矩阵分别进行移位运算,每1个子矩阵与它们移位后生成的新的子矩阵共同组合生成1个新的子矩阵,然后将新生成的3个子矩阵组合成1个矩阵,最后将该矩阵转置后用单位矩阵以及单位矩阵的移位矩阵随机扩展即可得到校验矩阵。利用本文提出的校验矩阵所对应的生成矩阵对随机信息进行编码,在AWGN信道下的仿真结果表明具有逼近随机LDPC码的误码率性能。

摘要：提出用半随机半代数结构的设计方法来构造IRA-LDPC码的信息位所对应的奇偶校验矩阵H d。与现有结构化LDPC码相比,所给出的H d矩阵的结构化紧凑表示阵列的独特优势在于:可使H d矩阵中每个1元素的位置坐标均能用数学表达式计算得到,不仅极大地降低了随机奇偶校验矩阵对存储资源的消耗,而且还为LDPC编解码器的低复杂度硬件实现提供了可能性。与现有工业标准中的LDPC码相比,所提出的IRA-LDPC码在误码率与信噪比的仿真性能方面也占有优势。

摘要：介绍了基于π 旋转矩阵的低密度奇偶校验码(LDPC码)的构造方法,对π 旋转矩阵进行了研究和改造,对其约束条件进行加强,在此基础上定义了Q 矩阵,并提出Q 矩阵LDPC码的构造方法。Q 矩阵是约束满足问题的解,具有快速搜索算法,并能用循环移位的方法获得Q 矩阵集。利用Q 矩阵能快速灵活地构造不含4线循环的大型稀疏奇偶校验矩阵,从而生成LDPC码。提出的编码器设计基本思想是按照有利于LDPC码的构成及其电路设计的方式将奇偶校验矩阵H分解成两个子矩阵,通过对H的分解与重构运算直接构成码字。由于不需生成矩阵G,使LDPC码编码器的实现代价大幅度的降低。

摘要：本文给出了Q 矩阵的定义,找到了一种快速搜索Q 矩阵的算法,并在此基础上提出一种准规则LDPC码编码器设计方案。该设计方案将奇偶校验矩阵H分解成两个子矩阵,通过对这两个子矩阵结构的设计,构造出H矩阵。本文提出的准规则LDPC码编码器算法具有较低的实现复杂度,为LDPC码编码器的设计提供了最佳选择方案。

摘要：设计了一种准规则Q矩阵LDPC码编码器。该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度。在Quartus II平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少。