摘要：针对使用目录记录各共享缓存块在各核心的私有备份信息的多核和众核并行系统共享高速缓存一致性协议因使用目录造成性能下降的问题进行了研究。研究发现,实际应用的多核和众核系统可以不存储共享缓存块的共享信息,因为多核和众核系统大都采用弱一致性协议,根据这种协议,某个核心的写操作不需要立即被其他核心观察到,可以延迟到下一个同步点观察到。基于这一发现,提出了一种不用记录共享信息的无目录的(DirectoryLess)共享高速缓存(Shared cache)一致性协议,简称DLS协议。该协议通过在同步点对不确定是否被其他核心更改的缓存块主动无效的方法,在不需要存储共享信息的目录的情况下来保证多核系统符合弱一致性。用并行程序测试集SPLASH-2对一个16核处理器进行了试验,试验结果表明,相比基于目录的MESI协议,DLS不仅可以完全消除目录及其电路面积,而且可平均提高11.08%的程序性能,减少28.83%的片上网络通讯,以及减少15.65%的功耗。而这一切,只需要改变处理器的设计,并不需要改变编程语言和编译器,因此,该协议无需更改或重新编译即可以兼容现有的代码。

摘要：探讨通过优化总线接口部件的设计来提高处理器整体性能,优化的措施着重于降低处理器访存的次数和减小总线负载。仿真和验证结果证明这些方法是可行有效的。

摘要：目前Cache仍是高性能处理器解决CPU和存储器速度差异问题的有效措施之一。本文简要介绍了一种支持多机系统的32位RISC微处理器“龙腾”R2存储单元的体系结构,着重讨论了数据Cache的优化设计,包括为保证支持存储一致性的MEI协议的实现。仿真综合证明,该设计满足处理器的要求。

摘要：航电系统在需求牵引和技术推动下正朝着高度综合化的方向发展,大量的红外、射频、信号处理、数字处理模块被集成在单一系统中,对系统的处理器性能、数据带宽提出了更高的挑战。而单一地提高处理器工作频率已经无法明显提升系统整体性能,并且会带来功耗、散热等问题。双核处理器解决方案可以在处理器主频不变的情况下将可执行的指令数增加一倍。航电系统综合化、小型化和低功耗的需求以及工艺水平的提升,为单芯片集成多处理器内核的设计提供了支撑。文中提出一种面向综合化航电系统的Power架构双核处理器系统设计方案。首先对双核处理器系统架构进行描述,在此基础上详细分析了总线互连、复位策略、存储一致性等关键技术。该方案可广泛应用于高度综合化航电系统设计领域。

摘要：现代微处理器设计中,多级Cache是弥补CPU和存储器之间速度差异的有效途径之一,其中二级Cache对于提高存储系统的性能有着重要的作用。提出了一种支持多处理器系统的32位RISC处理器"龙腾"R2的二级Cache单元的设计方案,讨论了如何用MEI协议保证存储一致性,以及二级Cache控制器的设计和优化方法。仿真和综合结果证明,该设计满足处理器的要求。

摘要：航电系统正朝着高度综合化的方向发展,越来越多的模块被集成在单一系统中,随之带来了面积、功耗过大以及板间布线复杂的问题.航电系统综合化、小型化和低功耗的需求以及工艺水平的提升,为单芯片集成多处理器内核的设计提供了支撑.本文提出一种面向综合化航电系统的Power架构双核处理器系统设计方案,首先对双核处理器系统架构进行描述,在此基础上详细分析了总线互连、复位策略、存储一致性等关键技术.该方案可广泛应用于高度综合化航电系统设计领域.