摘要：在存算一体(Computing-in-memory,CIM)芯片中,相较于传统的数字计算方案,模拟计算方案由于具有低功耗特性,可以更高效地完成计算任务。加权电荷累加电路(Weighted charge accumulation circuit,WCAC)作为模拟计算方案中的关键计算单元,因复杂的测试激励和控制时序,在测试方面具有一定挑战性。本文基于模拟计算架构和数据流的特点分析了线性度和误差分布这两项关键性能参数;提出了测试系统的设计方案,并根据目标数据集设计测试激励完成了对线性度和误差分布的测量。对于线性度,仿真与测量的结果分别为99.79%和99.11%。对于误差分布,仿真结果的平均值为-0.06 mV,标准差为1.54 mV。测量结果与仿真结果具有相同的分布趋势,其均值为0.37 mV,标准差为2.07 mV。电路整体呈现优良的线性度和计算精度。此外,为了评估WCAC在网络模型中可靠性,将测量的误差分布结果分别抽象到LeNet和AlexNet中,并在MNIST和CIFAR-10上进行了准确性实验。实验结果表明,在权重参数4比特和8比特量化条件下,LeNet对MNIST的识别准确率分别降低了0.25%和0.18%;在权重参数8比特量化条件下,AlexNet对CAFAR-10的识别准确率降低了3.12%。

摘要：大数据时代,存储器与处理器之间的数据搬运成为限制传统冯·诺依曼架构处理性能及能效提升的主要瓶颈。基于新兴忆阻器的存算一体架构可以在存储阵列中原位完成矩阵向量乘运算,避免了矩阵数据的搬运,从而可以显著提高神经网络等算法的性能与计算能效。由于神经网络算法模型复杂、存算一体架构规模庞大,使用传统SPICE仿真工具对存算一体架构进行电路级仿真耗时长,严重影响存算一体芯片的设计开发效率。为提高仿真效率并缩短芯片开发周期,研究人员提出了多款面向存算一体架构的专用仿真器。本文将对目前主流的存算一体仿真器进行介绍与归纳总结,并对存算一体仿真器的未来发展提出展望。

摘要：提出一种基于NOR Flash的存算一体模拟乘加电路以及相应的偏置电路,运用NOR Flash工作于深线性区的I-V特性,实现模拟乘累加运算。通过将同一位线、不同字线的两个浮栅管上电流相减,实现其阈值电压差值与漏源电压的乘法运算。同时将同一字线、不同位线的浮栅管电流相加,实现乘法结果的加法运算。给出电路使NOR Flash位线电流相加、字线电流相减,将运算结果以伪差分的形式输出,仿真结果表明电路可以实现存算一体的模拟乘累加运算。

摘要：存算一体加速器因其高能效和低功耗的特点受到广泛关注,但在神经网络模型与存算一体加速平台之间缺乏高效的自动化映射工具。为了改善这一局面,本文提供一个面向忆阻器存算一体加速平台的自动代码生成软件栈,以将训练后的神经网络模型映射在存算一体加速器上。为了提高映射的效率,本文借助Halide调度卷积算子的循环空间,并设计优化连续内存访问、优化忆阻器阵列权重更新次数等优化策略。相比与默认映射方案,本文在典型卷积层中权重更新次数减少85%~96%。

摘要：目前以ChatGPT为代表的人工智能(AI)大模型在参数规模和系统算力需求上呈现指数级的增长趋势。深入研究了大型模型专用硬件架构,详细分析了大模型在部署过程中面临的带宽问题,以及这些问题对当前数据中心的重大影响。提出采用存算一体集成芯片架构的解决方案,旨在缓解数据传输压力,同时提高大模型推理的能量效率。此外,还深入研究了在存算一体架构下轻量化-存内压缩协同设计的可能性,以实现稀疏网络在存算一体硬件上的稠密映射,从而显著提高存储密度和计算能效。

摘要：在使用新型非易失性存储阵列进行存内计算的研究中,存内乘法器的延迟往往随着位宽的增加呈指数增长,严重影响计算性能。该文设计一种电压调控自旋轨道矩磁随机存储器(VGSOT-MRAM)单元交叉阵列,并提出一种存内华莱士树乘法器的电路设计方法。所提串联存储单元结构通过电阻求和的方式,有效解决磁存储器单元阻值较低的问题;其次提出基于电压调控自旋轨道矩磁存储器单元交叉阵列的存内计算架构,利用在“读”操作期间实现的5输入多数决定逻辑门,进一步降低华莱士树乘法器的逻辑深度。与现有乘法器设计方法相比,所提方法延迟开销从O(n^(2))降低为O(log_(2)n),在大位宽时延迟更低。

摘要：存算一体技术目前被认为是一种可以消除冯·诺依曼计算架构瓶颈的可行性技术。在众多的存算一体器件中,相变存储器(PCM)因其具有非易失性、可微缩性、高开关速度、低操作电压、循环寿命长以及与现有半导体工艺相兼容等优点,被认为是未来通用存储和神经形态计算器件中最具竞争力的候选者之一。首先介绍了PCM的工作原理和器件材料结构,并详细讨论了PCM在通用存储和神经形态计算领域的应用。PCM具有高集成度和低功耗的共性需求,但这两个应用领域对材料性能有不同的侧重点。详细分析了PCM目前存在的优缺点,如高编程电流导致的功耗问题,以及商业化应用面临的主要挑战。最后,针对PCM的研究现状提出了一系列改进措施,包括材料选择、器件结构设计、预操作、热损耗降低、3D架构,以及解决阻态漂移等问题,以推动其进一步发展和应用。

摘要：本文介绍了卷积神经网络(convolutional neutral network,CNN)系统中具有多位存储的三维阻变式存储器(threedimensional resistive random-access memory,3D RRAM)的带符号位的浮点数运算.与其他类型存储器相比,3D RRAM可以在存储器内部进行运算,且具有更高的读取速率和更低的能耗,为解决冯诺依曼架构的瓶颈问题提供新方案.单个RRAM单元的最大和最小电阻分别达到10 GΩ和10 MΩ,可在多级电阻状态下稳定,以存储多比特位宽的数据.测试结果表明,带符号位的浮点数的卷积运算系统的精度可以达到99.8%,测试中3D RRAM模型的峰值读取速度为0.529 MHz.

摘要：为把握忆阻类脑芯片发展现状并总结其发展趋势,对现有忆阻类脑计算芯片与架构进行了调研,对芯片中所采用的忆阻器阵列结构和集成工艺、前神经元电路、后神经元电路、多阵列互连拓扑结构与数据传输策略,以及芯片设计过程中所采用的系统仿真和评估方法进行了对比分析。总结出当前忆阻类脑计算芯片电路设计仍需解决忆阻器可用阻态少、器件参数波动性大、阵列外围电路复杂、集成规模小等问题,并指出了该类芯片走向实际应用仍然面临着忆阻器生产工艺提升、完善开发工具支持、专用指令集开发、确定典型牵引性应用等挑战。

摘要：忆阻器(Memristor)或者阻变存储器(ReRAM)是一种具有存储和计算功能的新型非易失性存储器(NVM),可以用作存算一体(PIM)的非冯·诺依曼计算机体系架构的基础器件。针对可重构阵列处理器数据计算速度和存储速度不匹配的问题,该文采用电压阈值自适应忆阻器(VTEAM)模型,经过凌力尔特通用模拟电路仿真器(LTSPICE)仿真验证,可以实现布尔逻辑完备集。在此基础上,设计了一种1T1M忆阻器交叉阵列,具有结构简单、可重构性和高并行性的特点,利用蒙特卡罗(MC)法进行容差分析,计算精度达到0.998。该阵列与现有的先进阵列相比,能有效提升芯片的性能,降低处理延迟与能耗,可以与可重构阵列处理器结合以应对“存储墙”问题。