摘要：为了满足射频通信前端接收部分对高线性与带外信号抑制能力的要求，基于130 nm绝缘体上硅工艺设计并实现工作在5～6 GHz的射频接收前端芯片.该前端芯片由带有旁路和带外抑制功能的低噪声放大器（LNA）、射频开关和带隙基准偏置电路等组成.基于共源共栅结构的LNA，在输入匹配中使用LC陷波实现带外抑制；在偏置电路中，使用带隙基准电流源对LNA的偏置进行温度补偿，屏蔽电源纹波影响.对该前端芯片进行流片加工并测试，结果表明，当工作频率为5～6 GHz时，芯片的接收增益为13.4～14.0 dB，输入与输出反射系数均小于-10 dB，频带内的最小噪声系数为1.6 dB，在工作频率内1 dB压缩点的输入功率大于-4 dBm，输入三阶交调点大于+7 dBm.低噪声放大器在整个工作频段内无条件稳定，在2 V供电电压下电路的直流功耗为30 mW，芯片面积为0.56 mm2.

摘要：介绍一种应用于卫星通讯、定位的射频接收前端,采用微波基板与环氧树脂玻璃纤维板(FR4)混压制成多层板对射频接收前端进行小型化及电磁兼容设计。实验证明,采用该设计后射频接收前端模块体积缩小为FR4基板设计的50%,电磁兼容性优于FR4基板模块,增益达到67dB,噪声系数小于10dB,镜频抑制度(IMRR)大于30dB。

摘要：设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。

摘要：基于65 nm CMOS工艺设计了应用于北斗卫星导航系统的射频接收前端芯片,该射频接收前端集成了低噪声放大器、混频器、可变增益放大器、带隙基准源、偏置电路等模块。核心电路模块采用共源共栅结构低噪声放大器及双平衡吉尔伯特下变频混频器。测试结果表明,当输入射频频率覆盖北斗导航信号B3(1268.52 MHz)和B1(1561.098 MHz)时,该射频接收前端输出中频频率分别为15.5 MHz和16 MHz,增益分别在(41±1)dB和(39±1)dB波动,噪声系数分别在(3.6±0.2)dB和(3.9±0.3)dB波动。在3 V工作电压下,射频接收前端的整体功耗为120 mW,芯片面积为3.55 mm×3.35 mm,满足北斗卫星导航接收终端高集成度、低功耗及低噪声的应用需求。

摘要：介绍了一种工作在900MHz ISM频段的低电压低功耗射频接收前端,包括一个自偏置反相器结构的低噪声放大器和一个开关跨导型混频器.低噪声放大器利用电流复用技术以有限的电流实现较高的增益.混频器采用开关跨导技术、电流复用技术以及动态阈值电压技术以实现低电压低功耗.该射频接收前端在180nm CMOS工艺下流片并测试,测试结果显示,该射频接收前端在840~960 MHz频段内S11<-10dB,实现了22.5dB转换增益及8.5dB单边带噪声系数,输入三阶交调点为-10.1dBm,在0.8V电源电压下消耗2mW功耗.

摘要：本文采用氮化铝陶瓷基板、PIN二极管芯片,优化传统射频开关结构电路图和版图设计,通过合理的热设计结合电磁仿真,研制出一种新型的宽带大功率高集成单刀双掷开关。在1.9~4GHz频带内发射通道插入损耗小于0.5dB,接收通道隔离度大于43dB,可通过CW功率120W。

摘要：射频接收前端是无线通信系统的关键组成部分之一。介绍超外差式射频接收前端的总体结构和工作原理,阐述相关系统设计的基本思路与电路设计,提出作为系统核心的自动增益控制电路的具体实现方案。对整体方案进行系统级仿真,并对仿真结果进行相应的理论分析。仿真结果表明,所设计的射频接收前端符合课题项目要求,具有实际的可行性。

摘要：射频接收前端是无线电监测系统的关键组成部分之一。本文介绍射频直接变频接收前端的总体结构和工作原理,阐述相关系统设计的基本思路与电路设计,提出作为系统核心的正交解调及后续基带电路的具体实现方案。对直接变频接收机的边带杂散问题进行相应的理论分析,并进行实际测试。测试结果表明,所设计的射频直接变频接收前端符合课题项目要求,具有一定的实际应用价值。

摘要：频谱分析仪需对输入信号进行变频,以方便后端信号采集处理模块对信号进行采集处理。目前,频谱分析仪的变频方案一般以4 GHz为界进行分段,对4 GHz以上频段的信号采用YIG滤波器级联本振混频模块的方式进行变频。这种方式在Sub-6 GHz应用场景下大大增加了设备的成本。为此,本文提出一种8 GHz射频接收前端的变频设计方法。该方法可将3 Hz~8 GHz范围内的输入信号变换到相应的中频上,而无需使用YIG滤波器,大大降低了设备的成本及复杂度。对设计的射频接收模块进行了测试,在LTE制式下相邻频道泄漏比(Adjacent Channel Leakage Ratio,ACLR)指标优于-65 dBc,在5G NR下ACLR指标优于-55 dBc,可很好地满足通信测试要求。

摘要：随着CMOS工艺技术的进步,集成化、小型化成为电子器件的发展趋势。提出了一种基于CMOS工艺的中频数字接收机片上系统(SoC)方案,实现了将射频接收前端、A/D转换器(ADC)、数字下变频器(DDC)和数字基带处理器集成在一个芯片上。该芯片采用0.18μm CMOS工艺,芯片面积为(7×8)mm^2。在0.5~4GHz范围内完成了芯片测试。测试结果表明,SoC芯片射频接收前端的镜像抑制比为46.3dB,系统噪声为9.4dB,增益控制范围为54.4dB,满足系统的指标要求。该芯片在小型化、集成化、高可靠性电子系统中有广泛的应用前景。