摘要：红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18μm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal,LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。

摘要：提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 .

摘要：本文介绍了一种用于粒子物理实验的抗辐照高速并串转换电路芯片的设计,重点介绍了SOS抗辐照工艺,并串转换电路的结构。实现了一款基于SOS 0.25um工艺的8位5.12Gbps并串转换芯片,测试得到芯片的总晃动(total jitter)=53.20ps,其中随机晃动(random jitter)=1.84ps,确定性晃动(deterministic jitter)=33.93ps。

摘要：串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号（LVDS）接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。

摘要：在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并串转换器基本原理,并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片EP1K30QC208-2实现了串并/并串转换器的设计,仿真及实验结果表明采用此设计方案是可行的。

摘要：并串转换电路作为PCI Express物理层(PHY)发送端的重要模块之一,将来自PCS(Physical codingsublayer)子层的10bit并行数据转换成1bit串行数据.该文提出并实现了一种高性能并串转换电路,采用0.18μm工艺版图实现,反标寄生参数后使用spice进行仿真,仿真结果证明该电路可在1.0 GHz^1.5GHz稳定工作,其最高数据传输速度达到3Gbps,完全达到了预期效果.

摘要：NS公司的DS90UR905Q／906Q芯片组是5MHz-65MHz24位彩色FPD-LinkⅡ串行化器和串并转换器，能把并行RGB视频接口转换成高速串行接口。该串行总线配置通过消除时钟和数据之间的偏移问题极大简化了系统设计，减少了连接器的引脚数，降低了互连器件的尺寸、重量和成本，并整体简化了PCB的布局。此外，内部DC平衡解码被用于支持交流耦合互联。

摘要：研制了一款通用的多通道高速伪随机序列发生器。该发生器基于FPGA利用并串转换和时钟树技术实现,包含4个并行的通道,跳变速率智能可调,且伪随机序列有多种选择,可以为m序列、伯努利序列等等。同时对高速信号进行了信号完整性仿真,经测试,设计的高速伪随机序列发生器生成的伪随机序列波形和仿真结果相吻合,正负取值的幅度误差小于100bmV,最小脉冲宽度为0.5ns,跳变速率可达2Gbps。该伪随机序列发生器可作为混频信号用于调制宽带转换器系统中,也可用于通信、雷达、超声波测距等领域。

摘要：针对任意波形发生器提升输出带宽和存储深度较难的问题,提出一种基于现场可编程门阵列器件的任意波形发生器数据通路设计方案。该方案利用多片同步动态随机存储器同步输出和并串转换技术提升数据通路的输出带宽和存储深度,基于Vivado平台实现波形数据的写入、读取、并串转换、成帧、8bit/10bit编码和串行化的功能,经过处理的波形数据通过现场可编程逻辑阵列的收发器以数据转换器串行传输协议输出。仿真结果表明,输出波形与写入波形存储器的波形数据经过上述数字信号处理之后的结果完全相同,验证了数据通路的正确性。实验结果表明,该数据通路实现了12GHz的采样率、16bit的垂直分辨率、4Gsa的波形存储深度。该任意波形发生器数据通路设计是有效的和可靠的。

摘要：DDS（直接频率合成）技术的基本原理是基于取样技术和计算技术，因其频率分辨率高、输出频率切换速度快等优点，被广泛应用于任意波形发生器的设计。但现有的波形存储器（RAM芯片）读写速度不高，因而大大限制了基于DDS技术的任意波形发生器直接输出频率的范围。针对这一现状，本文提出了并串转换的方法来改进DDS技术，克服RAM读取速度低的问题，从而提高了任意波形发生器的采样率。