摘要：首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。

摘要：本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。

摘要：浮点运算单元FPU(Floating-point Unit)在当前CPU的运算中地位越来越重要,论文中实现了一种基于FPGA的快速单精度浮点运算器.该运算器采用了流水线和并行计算技术,使得浮点数运算的速度有了显著的提高.在QUARTUSII 7.1系统上对运算器已仿真成功,结果表明它可以运行在40.5MHz时钟工作频率下,能快速准确地完成各种加、减、乘和除算术运算.

摘要：Y2001-62876 02014352000年 IEEE 信号处理系统专题会议录=2000 IEEEworkshop on signal processing systems[会,英]/IEEESignal Processing Society.—2000.—836P.(EC)本会议录收集了于2000年10月11～13日在路易斯安娜州召开的信号处理系统会议上发表的83篇论文,内容涉及视频处理:算法与结构,算法与专用芯片及结构,现场可编程门阵列,新型滤波器设计与方法,CMOS 运算电路,并行加法器,RNS 乘法器,低功率电路设计,设计方法与技术,CMOS 图象传感器的信号处理,用于 VLIW 数字信号处理机的高性能代码生成。

摘要：时钟延迟多米诺逻辑是一种自定时的动态逻辑。时钟延迟多米诺逻辑门的输出信号是单向跳变的,但它可以提供倒相和非倒相的输出。使用这种动态逻辑可以大大提高运算电路的速度。本文通过一个64位的快速并行加法器的实现说明时钟延迟多米诺的特性及其设计方法。这个快速并行加法器用于高性能的64位微处理器的运算单元中。采用O.25μmCMOS工艺设计了这个加法器。加法器在最坏情况下的运算时间是700ps。这个时钟延迟多米诺加法器比使用相同单元库和技术的静态逻辑加法器快2.3倍。

摘要：码分射频识别系统(CD-RFID)是将CDMA技术和RFID相结合的新技术,主要介绍了该系统中如何对扩展频谱进行解扩。通过对采用并行加法器计算相关值的方法进行详细阐述,并根据RFID系统远近场标签信号强度不同的特点,设计了通过阈值和相关峰值这2个条件进行判决的方法。