摘要：全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。

摘要：针对现有Δ∑延时锁定环中调制器的功耗问题,提出一种基于类分数分频的Δ∑延时锁定环的设计方法。通过使用分频器,降低Δ∑延时锁定环中调制器、电荷泵、相位选择器等模块的工作频率,由此减小设计难度,并解决了传统结构中的调制器功耗和相位切换的毛刺问题。同时采用自参考多相时钟和FIR噪声滤除技术解决了使用分频器造成的相位模糊以及量化噪声的恶化问题。测试结果表明,该结构可以在基于低频Δ∑调制中实现低于1ps的时域分辨率,并且获得与传统结构相当的时钟抖动性能。

摘要：针对传统延时锁定环工作频率低、锁定范围窄的问题,设计了一种可产生高频宽范围八相位时钟的延时锁定环。设计一种仅由8个MOS管构成的高频鉴相器,这种高频鉴相器无传统鉴相器的复位端,可减小死区并降低抖动;采用差分串联电压开关逻辑作为压控延时单元,以满足宽范围延时的要求,并通过电阻矫正的方法解决其上升、下降沿延时不匹配的问题;采用旁路控制单元对压控延时线进行二次调节,增大延时范围的同时解决了失锁和谐波锁定的问题。基于SMIC0.18μm CMOS工艺和1.8V电源电压进行仿真,实现了一种用于产生高频八相位时钟的延时锁定环,芯片核心尺寸为0.03mm2,锁定工作频率为1.8~4.5GHz,在输入参考时钟为4.5GHz下,抖动为3.2ps,功耗为54mW。

摘要：设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。

摘要：提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps～920ps的双沿延时。

摘要：设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW.

摘要：针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。

摘要：针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^2 GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差.

摘要：针对直接序列扩频信号,介绍了其发射和接收部分基本组成,给出了系统接收部分的具体设计框图。重点讨论了对扩频信号的捕获与跟踪的方法,其中包括扩频码的捕获与跟踪以及载波的捕获与跟踪。对各模块的性能进行了分析,提出了在高速信号处理板(以FPGA和DSP为基础)中对扩频信号的捕获与跟踪的实现方案。经工程验证,能够实现伪码同步和载波同步,解调出所需信号。