摘要：在65nm CMOS工艺条件下,设计了一种用于高速高精度流水线ADC的开关电容比较器。采用单电容结构,实现了比较结果的最小化传输延迟。利用正反馈电容将采样网络的实极点调制为复极点,以减小采样传输延迟。用静态锁存器替代高速双尾动态锁存器,以适应正反馈的电容结构。数字驱动部分采用正反馈方式,以提升传输速度。Spectre仿真结果表明,在14位精度下,10GHz带宽比较器的采样网络具有与20GHz带宽MDAC的采样网络相同的传输延迟,从锁存器开始锁存到数字驱动输出的总传输延迟小于50ps。

摘要：文章介绍了一款模数转换器中采用高精度开关电容结构的比较器电路的设计。该电路采用3阶放大结构,具有低失调、低功耗、精度高、易于扩展等优点。文中详细介绍了开关电容比较器的基本工作原理,分析了电路误差的产生机理,在此基础上提出了为减小失调和误差、进一步改善电路性能而采取的抑制开关电容比较器电荷注入和时钟馈通效应提高精度的具体措施。电路设计基于中微晶圆0.6μm N-WELL DPDM CMOS工艺,并使用HSPICE软件进行仿真,整个电路通过流片验证,电路参数达到设计指标,满足使用要求。

摘要：为了降低流水线模数转换器功耗与提升输入信号范围,设计了一种无采样保持运放前端电路.移除采样保持运放降低了功耗,并改进开关时序进一步降低电路功耗;同时改进传统开关电容比较器输入,使得模数转换器可达到0~3.3 V满电源电压的量化范围.将设计的无采样保持运放前端电路应用在一款低功耗12位50 MS/s流水线模数转换器进行验证,采用0.18μm 1P6M工艺进行流片,芯片面积为1.95 mm2.测试结果表明:3.3 V电压下,采样率为50 MS/s、输入信号频率为5.03 MHz时,信噪失真比(SNDR)为64.67 dB,无杂散动态范围(SFDR)为72.9 dB,功耗为65 mW.

摘要：采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。