摘要：设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.

摘要：为加快锁相环的启动速度,文中提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不增加功耗.采用饱和输出鉴相鉴频器,扩展了鉴相鉴频器的工作范围.采用逻辑电路直接控制标准计数器并在脉冲分频器中消除吞咽计数器,节省了一个计数器,降低了功耗.采用0.18μm1.8V1P6MN阱标准CMOS数字工艺完成设计,版图面积为0.08mm2.仿真结果表明,初始化电路和饱和输出鉴相鉴频器使得锁定时间减小了19%.在输出信号的频率为266MHz时,相对抖动峰-峰值小于2.5%,整个锁相环的功耗约为17mW.

摘要：快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz~35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.

摘要：设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。

摘要：设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400 ns,抖动峰峰值为2.5 ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。

摘要：通过改进鉴频鉴相器（PFD）的电路结构，增加一个控制模块自适应调整电荷泵的充放电电流大小，设计了一种可快速锁定的宽频带电荷泵锁相环电路．当鉴频鉴相器输出的相位误差值大于控制模块中的延迟时间r时，打开控制开关增加电荷泵的电流，从而增加环路带宽，减少环路滤波器的电阻值，实现快速锁定，环路稳定性不变．当环路接近锁定时，调整带宽到预设的优化值，保证了系统性能的最优化．基于SMIC40nmCMOS工艺，完成电路设计与仿真．结果表明：在电源电压为2．5V时，该锁相环可实现输出频率范围为698～960MHz，17002200MHz，2300-2700MHz，覆盖GSM，TD-SCDMA，wCDMA，TDLTE四个通讯标准的工作频段，锁定时间小于12μs.

摘要：对频率合成器的锁定时间进行了理论分析,介绍了几种快速锁定的实现方法,最后设计了一款C波段快速锁定频率合成器。

摘要：本文对电荷泵型锁相环(CPPLL)结构里传统的固定电荷泵电流模式进行了改进,有效减少了锁相环系统的锁定时间。本文提出的PLL设计,在0.6μm标准CMOS工艺、3.3V工作电压下,使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真,改进后的锁相环锁定时间减少为改进前时的1/2。

摘要：基于65nm CMOS工艺,设计了一种6.25Gb/s时钟数据恢复电路（CDR）。该CDR采用基于相位插值的双环结构和带有快速锁定算法的2阶积分环路实现,支持半速、全速、倍速3种工作模式。其抖动传输带宽在2-7MHz范围内可调,相位插值精度为2.8°,DNL为1.1°,INL为5.6°。在频差为1.0×10^-3时,其锁定速度较传统CDR提高了1倍以上,可应用于满足PCI-E、RAPIDIO协议、短期爆发性传输数据的高速串行接口领域。

摘要：为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz^300MHz,最大时间抖动为35ps。