摘要：提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.

摘要：提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC’97音频控制器电路上进行的实验,证实了该方案的可行性.

摘要：提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于当前设计的面积和时序影响都很小.实验结果表明,压控法对面积和延迟的影响远远小于以往插入逻辑门单元的方法,同时对功耗的优化最高可达近32%的改善.

摘要：在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的。在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISCCPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率。

摘要：提出了一种两级扫描测试结构:根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量.

摘要：随着集成电路规模的迅速增大,巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题,提出了一种通过测试扫描链复用来减少测试时间的方法。试验数据表明,该方法在降低测试时间的同时,保持了较高的测试覆盖率,是一种较有价值的降低SOC芯片测试成本的方法。

摘要：提出了对同一时钟域中寄存器的测试操作进行划分的方法来降低测试峰值功耗,并且这种划分不需要重新生成测试向量,支持划分前生成测试向量的复用.实验表明,在稍微增加测试时间的条件下,所提出的测试方法能同时降低电路的峰值功耗、平均功耗和能耗.

摘要：芯片测试模式下功耗过高的情形会极大地降低芯片良率,已经成为越来越严重的问题。针对此问题,本文提出了一种降低测试功耗的设计方法。该方法采用贪婪算法来改变扫描链顺序,同时考虑芯片物理版图中寄存器单元的具体位置,能够实现在不影响测试覆盖率和绕线的前提下,快速有效地降低测试功耗。与已有的多种方法相比,该方法更快速更合理,可以应用于多种芯片的扫描链设计。该方法通过一款实际的电力线载波通信芯片验证,分别将平均功耗和瞬态功耗降至77%和83%。

摘要：本文提出了利用RTL数据通路中的寄存器构造成移位扫描寄存器来测试功能模块的方法,同时提出一种改进的模块调度思想,实现在功耗限制下的测试调度。实验结果表明本文所给出的测试产生算法与调度算法对于由全加器和半加器构成的功能模块具有良好的性能和实用性。

摘要：详细介绍了电机驱动芯片的基本构成及工作原理,通过原理图的设计和PCB的绘制,实现了对电机驱动芯片的扫描测试。讨论了电机驱动芯片扫描测试中的难点,针对调试过程中遇到的问题,给出了解决办法并得到良好的效果。电机驱动芯片的扫描测试是保证芯片功能正常的有效方法。