摘要：为提高通用微处理器的执行效率,研究了高性能指令cache的体系结构和设计方法。设计了高速并行指令cache的系统架构,将cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。

摘要：嵌入式处理器中cache的应用极大地提高了处理器的性能,同时cache,尤其是指令cache功耗占据了处理器很大一部分功耗,关闭不必要的tag SRAM和data SRAM的访问,可以极大地降低功耗。提出了一种流水化的指令cache访问机制,关闭不必要的data SRAM的访问;并且通过记录指令cache行的信息和预测下一行的cache形成一个cache行滑动窗口,关闭不必要的tag SRAM访问。所提出的方法没有性能损失,在SMIC 90nm工艺下进行功耗分析,其指令访问的功耗降低50%。

摘要：在现代微处理器的设计中,cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令cache的体系结构,着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计,仿真结果表明得到了预期的效果。

摘要：随着工艺尺寸减小,传统基于SRAM的片上cache的漏电流功耗成指数增长,阻碍了片上cache容量的增加。基于牺牲者cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令cache。通过实验证明,该混合型指令cache与传统基于SRAM的指令cache相比,在不增加指令cache面积的情况下,增加了指令cache容量,并显著提高了指令cache的命中率。

摘要：指令cache作为高性能计算机系统中指令代码的高速缓冲,在整个系统中占有重要地位,其正确性验证工作很有必要。针对对称多处理机结构的一级和二级指令cache验证提出多种验证策略,对各种验证策略造成指令cache的颠簸效果进行实验和分析,并且试图将各种验证策略综合成一个完备的验证系统,从而保证指令cache设计的正确性。

摘要：针对嵌入式处理器中指令cache功耗显著的问题,提出了一种基于标志编码的低功耗指令cache设计方法.通过增加一个容量很小的标志缓冲器来保存内核地址中的标志位,并利用位宽较小的标志编码存储器取代传统指令cache结构中位宽较大的标志存储器来存储标志缓冲器中每一行对应的编码数据,减小了指令cache的面积,从而降低了每次访问指令cache的功耗.实验结果表明,本文提出的指令cache结构相比传统指令cache结构功耗降低了11.76%,面积减小了10.04%.

摘要：为降低微处理器中片上cache的能耗,设计一种基于预缓冲机制的指令cache。通过预缓冲控制部件的预测,使处理器需要的指令尽可能在缓冲区命中,从而避免访问指令cache所造成的功耗。对7个测试程序的仿真结果表明,预缓冲机制能节省23.23%的处理器功耗,程序执行性能平均提升7.53%。

摘要：为提高DSP处理器的执行效率,专门针对CPU指令处理速度与存储器指令存取速度不匹配问题,本文通过在CPU与主存储器之间设计了一款指令cache,从而有效解决了上述问题。根据DSP四级流水线的特性,所设计的指令cache采用直接映像机制;通过verilog实现指令cache的编程,并使用Model Sim仿真软件对指令cache进行了仿真验证,仿真结果表明指令cache的效果符合预期。

摘要：网络处理器是专门为网络处理而设计的处理器,其指令集是软硬件的界面,指令集的设计对性能有较大的影响.本文提出了一种针对高频率指令对-HFIP的组合优化方法,该方法充分利用了网络处理器基准程序里指令执行过程中的动态相关性,开发了simplescalar模拟器的指令格式里未使用的空位作为新指令的扩展域.采用量化的方法对实验结果进行分析,模拟结果显示该方法合理有效,在提高网络处理器性能的同时有效降低指令cache的功耗,实现性能/功耗的权衡.

摘要：提出了带cache和精确中断响应的CPU设计方案,实现指令集MIPS中选取15条指令作为本CPU的基本指令。采用基本5步流水线CPU设计,给出了指令cache、数据cache和精确中断响应的设计与实现。测试结果表明,该方案符合设计要求。