摘要：针对捷变频信号发生器的特点,重点讲述该仪器软件中交互显示和基带与数据发生控制2个关键模块的设计与实现。首先通过面向对象的分析方法,设计实现一种快速、直观的图形用户界面,然后在对基带与数据发生板的基本原理、设计要求进行阐述的基础上对控制模块分别设计了相应的数据结构和算法。该软件在某型号捷变频信号发生器上应用并取得良好的效果。

摘要：快捷变频率源在军事上用途广泛,其指标变频时间在瞬息万变的战场上起着关键作用。该文提出一种较新的捷变频方案,并设计出了S波段捷变频频率源,其输出信号范围为2.349～2.954GHz。该频率源将直接数字式频率合成器(DDS)产生的信号直接上变频,利用选频组件抑制杂散并选择输出信号。该方案中的DDS采用Analog Device公司高端的AD9912,其具有频率分辨率高,输出信号杂散低,控制接口简单的特点。控制部分采用FPGA芯片EP2C5Q208C8。测试结果表明,系统变频时间小于1.5μs,输出信号杂散抑制最好为69.8dBc,最差为40dBc左右。

摘要：本文介绍了一种小步进、低相噪、低杂散、捷变频锁相频率综合器的设计与实现,本设计选用超低相噪锁相环芯片,采用小数分频实现小步进,通过双锁相环"乒乓"工作实现捷变频,经过对环路参数的精心设计,较好的实现了相位噪声、杂散等技术指标。

摘要：捷变频率合成技术在雷达、电子对抗等设备中具有极为重要的作用。利用DDS可以实现高速度、小步进跳频。对于捷变频率合成,首先系统地阐述了倍频、混频等各种提升和扩展频段的基本方式的特性,详细分析了它们的优缺点和可行性。提出了根据指标特点进行设计的一种通用方法,说明了设计中需要注意的细节。针对宽带合成器的特殊性做出了分析。最后作为实例,给出了一种捷变频率合成器的详细设计方案。

摘要：介绍了一种Ku频段低相噪捷变频频率综合器设计方法。对接收本振源和发射激励源采用一体化设计,由于采用DDS+PLL的方式,使此频率综合器在Ku频段上相噪优于-90dBc/Hz@1kHz,跳频时间小于10μs,激励源在Ku频段输出线性调频信号。

摘要：设计了一种基于直接模拟频率合成与DDS技术相结合的S波段捷变频频率合成器,该合成器具有低相位噪声、低杂散、高集成度的性能优点。介绍了该频率合成器的设计思路,并给出了相关实物测试结果。通过相关电路设计,可使其在S波段实现输出信号的频率、功率可调,能满足多方面应用需求。

摘要：针对应用于信息战的数据链而言,L波段收发前端是其关键部件之一。本文介绍了一种基于DDS的捷变频收发前端的理论分析、设计思路和基本构成。从接收链路、发射链路以及捷变频本振等方面进行分析,并给出仿真结果。该组件具有低噪声、高密度、捷变频等特点。

摘要：介绍了一种S波段低相噪捷变频频率综合器设计方法。由于采用DDS+PLL的方式使此频率综合器相噪优于-115dBc/Hz@1kHz,跳频时间小于5us。

摘要：介绍了基于DDS的宽带捷变频综的设计过程,通过对DDS杂散产生机理的深入分析和ADS中建模,选用1 024 MHz作为参考时钟,选择75~150 MHz的DDS信号经过倍频、梳谱、混频,产生1 250~2 500 MHz的射频基带信号,在保证杂散60 dBc的前提下,最大限度的扩展了DDS的可使用频率。射频基带经过3次倍频扩展到10 000~20 000 MHz,最终合成为75~20 000 MHz的信号。通过DDS实现的数字调制方式,可以实现AWG功能,扩展了宽带捷变频综的用途,在电子对抗领域有广泛的应用前景。