摘要：针对汽车内部复杂的控制节点与严苛的通讯环境,设计了一款抑制电磁干扰的局域互联网络(Local interconnect network, LIN)总线收发器芯片。基于90 nm BCD高压工艺,采用双向静电放电保护、分段电流驱动、共源级隔离驱动以及总线反馈技术提高系统可靠性。测试结果表明芯片性能符合LIN总线物理层协议规范要求,实现了高低电压域的转换;同时具有良好的抗干扰能力,信号占空比最大变化仅为2.8%,电磁辐射比标准限制值低28 dBμV,达到车用LIN总线通讯相关标准要求。

摘要：HDLC协议以其优异的性能在可靠性需求较高的场合得到了广泛应用.针对航天某领域的协议测试评估需求,解决传统协议测试设备程序复杂、开发周期长的问题.为了满足系统快速集成、协议参数灵活配置的总体要求,提出了一种基于LabVIEW软件构建HDLC协议收发器的方案,完成了HDLC核心收发模块设计,并以此为基础组成一套完整的测试系统.对HDLC协议处理及接收、发送程序设计进行了说明,着重介绍了收发器中核心循环校验码(CRC)校验模块及比特插入删除模块的实现方法,同时对收发器的主要功能模块进行了仿真和测试.使用LabVIEW设计的HDLC收发器轻量高效、运行灵活,可应用于HDLC协议设备的测试和协议性能分析等场合,提高数据通信系统的扩展性、实时性和稳定性.

摘要：ADI公司的ADN4693E-1是一款多点低压差分信号(M-LVDS)收发器(驱动器和接收器对),工作速率最高可达200 Mbps(100 MHz)不归零(NRZ).接收器可在该器件的共模电压范围内利用低至±50 m V的差分输入检测总线状态.从总线引脚上实现高达±15 k V的静电放电(ESD)保护.ADN4693E-1遵循M-LVDS的TIA/EIA-899标准设计,为TIA/EIA-644LVDS器件添加了额外的多点能力.

摘要：ADI公司的ADN4693E-1是多点低压差分信号(M-LVDS)收发器,工作速率最高可达200 Mbps(100 MHz)不归零(NRZ).接收器可在该器件的共模电压范围内利用低至±50 m V的差分输入检测总线状态.器件遵循M-LVDS的TIA/EIA-899标准设计,为TIA/EIA-644 LVDS器件添加了额外的多点能力.器件采用具有25 m V迟滞的1类接收器,因此缓慢变化的信号或输入损耗不至于引起输出振荡.

摘要：本文设计了一种适用于多节点CAN FD收发器的振铃抑制电路。本电路采用自适应通断设计与快速响应结构,对振铃信号进行快速取样并送入动态比较器,达到振铃抑制的效果,同时采用快速的复位电路,提高电路响应速度。最后,利用Saber软件,在多节点CAN系统下对电路进行了仿真验证。仿真结果表明,所设计的振铃抑制电路能够在一个振铃周期内实现对振铃的快速检测与抑制。

摘要：设计了一种单片集成的CMOS串行数据收发器 .该收发器用于线上速率为 1 2 5Gb/s的千兆以太网中 ,全集成了发送和接收的功能 ,主要由时钟发生器、时钟数据恢复电路、并串 /串并转换电路、线驱动器和均衡器组成 .为了降低系统设计难度和电路功耗 ,收发器采用了半速率时钟结构 .电路采用 1 8V 0 18μm 1P6MCMOS数字工艺 ,芯片面积为 2 0mm× 1 9mm .经CadenceSpectre仿真验证以及流片测试 ,电路工作正常 。

摘要：介绍了一种驱动电流可调节的低功耗收发器设计,为动态调节发送强度提供可能,减少由于驱动电流冗余带来的功耗浪费,从新的角度提高数据通信的能量利用率。同时此设计应用了低电压技术,有效降低收发器的能量消耗。结果表明,与LVDS和SLVS相比,在14 m长的双绞线上,4 Mbps的数据率下,在满足误码率<10-10的情况下,其驱动电流分别少95.9%和92.9%,功耗显著减小。

摘要：设计了一种小型化光电隔离型长线差分收发器,采用光电隔离的方式实现差分收发器信号的隔离传输,重点突出了其小型化特点和电气隔离功能。叙述了该器件的工作原理和结构设计,简要介绍了其制作过程。最后介绍了器件的主要性能参数及测试结果,表明该器件同时具备差分信号隔离与传输的功能。

摘要：设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5-5GHz.发送器包括一个20：1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1：20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10^-12.

摘要：采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18μm标准CMOS工艺、1.8V工作电压的锁相环,经过系统稳定性验证和spice仿真,125MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70ps左右的long term低抖动.同时,在3种不同工艺下施加0.1Vpeak peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000Base T,Δt=8ns/16=500ps,根据时钟恢复算法的仿真,较严格peak peak抖动要求约为(2%～3%)×baud=160～240ps).