摘要：介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进booth编码的树状4∶2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL(寄存器传输级)描述,并在QuartusⅡ平台下完成了FPGA(现场可编程门阵列)仿真验证,然后结合synopsys逻辑综合工具DesignCompiler以及TSMC 0.18μm CMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250 MHz。

摘要：本文介绍一个高性能的 17位乘 17位加 4 0位的乘加单元 (MAC)的设计 ,通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算 ,大幅度地提高了MAC单元的性能 ,在乘法器的设计中采用了改进的booth编码技术 ,并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作 ,缩短了乘法器中关键路径的长度 ,最后利用HDL对设计进行描述 。