摘要：基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16bit×8bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62V,125℃时,该乘法器速度为2.80ns,功耗为0.089mW/MHz.

摘要：介绍了一种可嵌入微控制器的8位乘法器的设计。采用基4 booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积。整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18μm标准单元库,由Synopsys的DC进行逻辑综合。结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz。

摘要：为得到高性能的乘法器,本设计通过改进的booth算法产生部分积,用一种Wallace树结构压缩部分积,并使用减少符号位填充和减少尾部0填充两种方法有效地减小了部分积压缩器的面积,最终通过超前进位加法器组得到乘积结果.采用SMIC0.18μm工艺库,由DC(DesignCompiler)综合,时间延迟可达到4.62ns,面积为23837μm2.

摘要：本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经Xilinx ISE和QuartusⅡ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%。

摘要：探讨主要的硬件数字乘法器设计算法。使用Verilog HDL硬件语言设计出一种高效实用的硬件乘法器。

摘要：以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公司xc2vp20器件上实现.

摘要：讨论了一种FFT结构中乘法器实现。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的booth算法,简化了部分积符号扩展,使用改进的Wallace树型和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。