摘要：针对数字匹配滤波器(DMF)的FPGA实现提出一种优化结构.利用16位移位寄存器(SRL16E)的存储潜力,设计递归延迟线(RDL);再利用RDL抽头个数倍减而抽头样本速率倍增的特点和时分复用技术,提出DMF的递归折叠结构.该结构以提高工作时钟频率为代价,增大延迟线的采样率以及相关运算单元的吞吐率,从而成倍降低DMF的资源消耗.当采用1/4递归折叠结构时,资源消耗仅为优化前的1/3.

摘要：在无线电台通带内传输直扩信号时解扩是关键技术之一。提出了一种利用数字匹配滤波器进行基带解扩的方案,论述了数字匹配滤波器解扩的基本工作原理和实现方法,给出了基于EDA软件MAX+plusⅡ设计的数字匹配滤波器芯核顶层电路,其中伪随机码为32位平衡GOLD码。对码片速率为9 600 chip/s的基带扩频信号解扩的仿真结果表明,该方案正确可行,并最终实现了用于基带解扩的数字匹配滤波器ASIC。

摘要：针对测井信号扩频传输的实际需求,在FPGA芯片上设计并实现了一种改进的混合型数字匹配滤波器。匹配滤波相干过程采用递归化矩阵运算的方式进行,并将滤波器中多路乘加器计算求值的结构改用查表寻值形式,以同时满足井场对简化设备结构与保证工作速率的要求。测试结果显示,该结构数字匹配滤波器的处理效果能满足设计要求。

摘要：匹配滤波器是扩频系统中常用的捕获方法之一。本数字匹配滤波器软核用VHDL语言,采用参数化方法实现。根据数字匹配滤波器的结构,选择扩频码长度、采样点的个数等几个相关的变量作为可变的参数来设计。随时间的推移,还可以选用新的FPGA来降低成本,增加可靠性,或者制作成ASIC。

摘要：主要讨论了量化比特数和取样间隔对数字匹配滤波器 (DMF)解扩电路性能的影响 ,通过直扩系统 (DSSS)的仿真结果表明 :DMF的量化比特数取 3时 ,量化误差可忽略不计 (近似为无穷量化结果 ) ;而在低抽样率下依靠DMF的样值序列前端处理 (FEP)可以使系统误码率达到高抽样率的效果 。

摘要：介绍在直接序列扩频通信中应用数字匹配滤波器实现m序列同步,分析其具体结构,详细讨论了其基于FPGA(现场可编程门阵列)的性能优化。结果表明,数字匹配滤波器用FPGA实现时,能够大大减少资源占用,并提高工作效率。

摘要：本文在分析匹配滤波器的工作原理及制约数字匹配滤波器性能的主要参数后,在文献[5]所给出折叠匹配滤波器的基础上设计了一种改进的折叠匹配滤波器结构,该结构具有更好的可实现性和更少的FPGA资源消耗。该设计已经应用于某型号中频数字化直接序列扩频接收机中,并取得了满意的效果。

摘要：本文介绍了一种高动态扩频数字接收机中数字匹配滤波器的原理和其基于FPGA的实现方法。改进的数字匹配滤波器的资源消耗仅为折叠匹配滤波器的一半,本文提出的方法适用于高动态环境下扩频信号的长伪码快速捕获。

摘要：数字匹配滤波器具有很强的信号处理能力，是通信系统中常用的一种部件。文中介绍可变长度的通用数字匹配滤波器的原理与设计。

摘要：数字匹配滤波器可以方便地实现DS扩频信号的解扩处理。文中介绍了数字匹配滤波解扩技术的基本原理,用10万门级的CPLD设计实现了一个码长127位码型可变的3bit量化直接序列扩频数字匹配滤波器。着重分析了前端处理模块、匹配滤波阵列及累加器、相关峰处理等各单元的特点,给出了实现框图,并指明了实现过程中应注意的问题。